多核數(shù)字電路高層次綜合的研究與實現(xiàn).pdf

1、隨著FPGA技術的飛速發(fā)展,每個芯片上集成的邏輯門陣列越來越多,基于VHDL或者Verilog這類低層次硬件描述語言(HDL)設計的復雜度也越來越高,而且容易出錯且不易定位,因此對于大多數(shù)應用來說硬件設計非常困難,花費也非常昂貴,產(chǎn)品的上市時間往往不能確定;而對于軟件設計來說,系統(tǒng)驗證和錯誤調(diào)試都很容易實現(xiàn),因為我們可以免費得到很多成熟的調(diào)試工具和分析工具。另一方面,硬件實現(xiàn)相比軟件實現(xiàn)而言具有更快的速度和更高的效率。高層次綜合(HLS

2、)不僅利用了軟件的易用性也充分利用了硬件的優(yōu)良性能。如今,高層次綜合已成為硬件電路設計的一個重要研究方向,該方法為軟件工程師打開了一道通向FPGA硬件設計的大門,同時也使FPGA硬件設計變得更容易和更簡單。
　　本文基于LLVM(Low Level Virtual Machine)系統(tǒng)框架的可重定性設計了一個高層次綜合工具——C2Verilog編譯器,該系統(tǒng)能夠自動實現(xiàn)將C程序轉換成寄存器傳輸級的硬件描述語言輸出。本文對LLVM的

3、結構進行了詳細的分析和介紹,并據(jù)此提出了本文的設計內(nèi)容和研究方向。
　　本文的主要工作以及結論:
　　(1)研究實現(xiàn)軟件多核技術到硬件多核電路的轉化。通過前端編譯器Clang的特點(支持 OpenMP)實現(xiàn)軟件多核技術,生成的LLVM中間代碼由基本塊組成,各個基本塊之間通過跳轉指令鏈接,本文采用塊級并行提取技術對LLVM中間代碼的各個基本塊進行無關化處理,最后后端代碼生成器生成的硬件多核電路功能正確,并且性能也得到大大提高。

4、
　　(2)實現(xiàn)流水線功能。本文采用模塊調(diào)度技術對LLVM中間代碼的數(shù)據(jù)依賴圖(Data Dependece Graph)進行分析,根據(jù)依賴關系對指令進行等級劃分和調(diào)度,得到流水線的級數(shù);然后根據(jù)依賴關系得出關聯(lián)距離,利用關聯(lián)距離再次對指令等級進行優(yōu)化處理,最后得到流水線的啟動間隔值(initiation interval),實現(xiàn)流水線的基本功能。通過功能仿真,采用流水線處理后的模塊其性能提高33.6％~52.1％。
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