數(shù)字電路層次化BIST設(shè)計(jì)的自動(dòng)生成研究.pdf

1、隨著集成電路設(shè)計(jì)和制造水平的不斷提高,其測(cè)試面臨著越來(lái)越多的困難,可測(cè)性設(shè)計(jì)成為解決測(cè)試問(wèn)題的主要手段。由于 BIST(Built-In Self-Test,內(nèi)建自測(cè)試)技術(shù)能在芯片內(nèi)部完成自測(cè)試,它能有效解決數(shù)字電路的測(cè)試問(wèn)題。基于偽隨機(jī)生成的BIST方案具有許多優(yōu)點(diǎn),但也帶來(lái)了測(cè)試序列過(guò)長(zhǎng)和功耗過(guò)大等弊端。同時(shí),要使得產(chǎn)品設(shè)計(jì)周期縮短,BIST結(jié)構(gòu)如果能夠自動(dòng)生成,必然能獲得更好的收益。
　　針對(duì)上述問(wèn)題,本文從如何縮短測(cè)試序

2、列、降低測(cè)試功耗、自動(dòng)生成系統(tǒng)的設(shè)計(jì)以及上層測(cè)試系統(tǒng)的控制接口等方面來(lái)研究層次化邏輯BIST的自動(dòng)生成。首先,結(jié)合加權(quán)偽隨機(jī)測(cè)試原理及低功耗設(shè)計(jì)技術(shù),提出了一種基于低功耗及加權(quán)優(yōu)化的測(cè)試生成器設(shè)計(jì)方案,它根據(jù)被測(cè)電路各主輸入端口權(quán)值構(gòu)造測(cè)試生成器,使其同時(shí)具備縮短測(cè)試序列和降低測(cè)試功耗的能力。在此基礎(chǔ)上,構(gòu)造一個(gè)標(biāo)準(zhǔn)的BIST模板并設(shè)計(jì)自動(dòng)生成系統(tǒng),該系統(tǒng)可根據(jù)被測(cè)電路信息重構(gòu)標(biāo)準(zhǔn)模板,并將其自動(dòng)插入被測(cè)核,生成可用于仿真、綜合實(shí)現(xiàn)的測(cè)