10比特30MS-s低功耗SAR ADC設(shè)計(jì).pdf

1、逐次逼近型模數(shù)轉(zhuǎn)換器（Successive Approximation Analog to Digital Converter，SAR ADC）作為一種經(jīng)典的ADC結(jié)構(gòu)，因其結(jié)構(gòu)簡單、與數(shù)字電路兼容性好和功耗低等優(yōu)點(diǎn)在近幾年內(nèi)獲得廣泛的關(guān)注和極大的發(fā)展。并且由于SAR ADC的功耗與采樣率線性相關(guān)，對(duì)于一些醫(yī)療設(shè)備等不需要連續(xù)采樣或者輸入信號(hào)變化不顯著的應(yīng)用非常有利。
　　論文的目標(biāo)是設(shè)計(jì)中等速度中等精度下低功耗SARADC。論文

2、綜述了近年來SARADC的國內(nèi)外研究發(fā)展現(xiàn)狀，比較分析了低功耗ADC的實(shí)現(xiàn)方式。論文原理圖設(shè)計(jì)包括模數(shù)轉(zhuǎn)換器(Digital toAnalog Converter，DAC)設(shè)計(jì)、比較器設(shè)計(jì)、異步邏輯設(shè)計(jì)、開關(guān)設(shè)計(jì)和數(shù)字誤差校準(zhǔn)(Digital ErrorCorrection，DEC)設(shè)計(jì)。針對(duì)低功耗的要求，本論文選擇了電容陣列型DAC和單調(diào)開關(guān)轉(zhuǎn)換方式，并通過復(fù)用已經(jīng)動(dòng)作的電容，防止比較器輸入共模電平持續(xù)降低到地。DAC結(jié)構(gòu)方面，通過拆

3、分高位電容疊加到原本二進(jìn)制電容陣列上的方法形成非二進(jìn)制冗余電容。選擇低功耗比較器方案，并設(shè)計(jì)比較器失調(diào)電路和亞穩(wěn)態(tài)檢測電路，設(shè)計(jì)了異步自控制的邏輯控制模塊，避免高速的外部時(shí)鐘。
　　基于SMIC180nm CMOS工藝完成原理圖設(shè)計(jì)、版圖設(shè)計(jì)及后仿真。版圖面積為340μm×370μm。工作電源1.8V，采樣時(shí)鐘為30MHz，差分輸入頻率9.023MHz的單音正弦信號(hào)下后仿真結(jié)果顯示SINAD為50dB，SFDR為58.4dB，EN