無校準低功耗12位100MS-s ADC的設計與實現.pdf

1、隨著當今通信技術和片上系統（SoC）技術的發(fā)展，對ADC的要求也越來越高。一方面，這些應用不僅要求ADC具有較高的速度和精度，同時還得具有良好的靜態(tài)和動態(tài)性能。另一方面，為了降低成本，SoC應用對ADC小面積和低功耗的要求也越來越高。另外，SoC應用也要求其系統中各個模塊易于集成，便于 IP化，這就要求其中的ADC需要采用與數字電路兼容的標準工藝實現，同時具有較少的端口，通用性好。在各種ADC算法中，由于流水線ADC能實現精度、速度、功

2、耗的良好折中，而CMOS工藝能提供性能優(yōu)越的開關器件，故開關電容電路被很好的應用在了流水線ADC中。通常分辨率10位以上的流水線ADC都需要借助校準保證精度。校準可以降低ADC中開關、運放、傳統流水線結構等引入的非線性，但會占用一定的芯片面積和產生一定的功耗。為了減小面積和節(jié)約成本，并且使ADC的功能具有通用性，包含校準電路的ADC不適合于SoC應用。所以，研究無校準的低功耗流水線ADC的設計對于SoC的應用是很有必要的。
　　論

3、文的研究內容主要包括ADC的高線性度和低功耗設計兩個方面，其次是針對本文ADC的重要單元模塊的設計實現：
　　1.在提高線性度方面，論述了ADC采用第一級多位結構在提高線性度上的優(yōu)勢，同時研究了采樣開關線性化技術。在開關自舉電路中，通過加入電荷分享補償便能補償該部分電荷損失，在不影響頻率響應的情況下，有效的提高了開關的線性度。仿真結果說明，和沒有采用電荷分享補償相比，采用了電荷分享補償后， ADC總諧波失真降低了10dB。另外，對

4、傳統的中心對稱電容版圖技術進行了改進，使得電容陣列寄生參數匹配度提高，從而提高了電容的比例精度。通過最終三個版本ADC的流片和實測結果說明了改進的中心對稱電容版圖技術的有效性。
　　2.研究流水線ADC低功耗技術。對各種流水線ADC的低功耗技術進行了較全面的分析。主要分析了無前端采樣保持電路（SHA-less）的流水線ADC結構及運放共享結構的優(yōu)缺點，并對這兩種結構進行了誤差分析。本文的ADC采用了SHA-less與運放共享相結合

5、的結構，大幅度的降低了功耗，并給出了消除該結構下記憶效應的解決辦法。具體措施是：在ADC采樣和保持兩個相位之間插入一個清零脈沖，受控于該脈沖的開關不僅使前后兩級MDAC共享的運放輸入端得到清零，也消除了MDAC的記憶效應對下一個采樣信號的影響。
　　3．在主要單元模塊設計方面，首先，研究了寬帶高增益跨導放大器設計。說明了跨導放大器采用單級結構在實現低功耗方面的優(yōu)勢。其次，對基準驅動電路的噪聲、輸出阻抗及與之相連的寄生器件等進行了深

6、入分析，確定了各個主要設計參數之間的關系。再次，全面分析和研究了降低高速鎖存比較器的回踢噪聲的設計，并結合SHA-less結構的ADC，采用改進的比較器控制時鐘，有效的降低了比較器的回踢噪聲，使比較器的輸入失調由42mV降低至100μV。
　　4.為了證明上述技術的有效性，對三個版本的單片開關電容型流水線12位100MS/s ADC基于0.18μm1P6M CMOS工藝，進行了流片驗證。其中，版本1采用了傳統10×1.5位/級+2

7、位的流水線結構和傳統的中心對稱電容版圖；版本2采用了本文提出的4位+7×1.5位+2位的流水線結構和傳統的中心對稱電容版圖；版本3采用了本文提出的4位+7×1.5位+2位流水線結構和改進的中心對稱電容版圖。在相同條件下的測試結果表明，版本2的DNL、INL、SFDR等反映線性度的指標高于版本1，且功耗低于版本1，說明首級高位的結構優(yōu)于首級低位的結構；版本3和版本2都采用了本文提出的流水線結構，故功耗相當；版本3采用了改進的中心對稱版圖結

8、構，比版本2具有更高的線性度。版本3的SFDR高于已報道的無校準的ADC，雖然FoM指標遜于一些采用較新低功耗技術和先進工藝的ADC，但是優(yōu)于已報道的無校準的12位高速ADC。以上結果說明本文ADC采用的首級高位的流水線結構、電荷分享補償、改進的中心對稱電容版圖、運放共享與SHA-less相結合等措施能夠在無校準、修調以及合理的功耗下，實現與國際上已報道的采用后臺數字校準的12位120MS/s ADC相當的性能。
　　從SoC應用