FPGA中基于DLL的時鐘網(wǎng)絡的設計.pdf_第1頁
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文檔簡介

1、鎖相電路作為FPGA時鐘分布網(wǎng)絡的重要組成部分，對整個芯片的及其系統(tǒng)的工作性能的好壞起著十分重要的作用，尤其是高速應用環(huán)境下。 本文研究了鎖相環(huán)的基本結構與系統(tǒng)構架及其性能優(yōu)劣。以數(shù)字延遲鎖相環(huán)為基礎，并采用數(shù)?；旌霞夹g，實現(xiàn)了帶電源控制的數(shù)字延遲鎖相環(huán)。在數(shù)字延遲鎖相環(huán)設計中，先整體講述電路的整體構架的設計，然后詳細闡述了基本模塊的實現(xiàn)方法與原理。同時基于降低功耗的考慮，電路中引入Shut-Down電源控制技術，一方面降低DL

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