基于fpga的數(shù)字時(shí)鐘課程設(shè)計(jì)

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文檔簡介

1、　　基于FPGA的數(shù)字時(shí)鐘　　成員：技術(shù)規(guī)范　　功能定義　　1、分頻：在電子鐘的設(shè)計(jì)中，涉及到的頻率有三個(gè)：　?。?）：1Hz的秒計(jì)時(shí)頻率，用來進(jìn)行秒計(jì)時(shí)；

2、　?。?）：4Hz的按鍵防抖頻率；　?。?）：1000Hz的循環(huán)掃描頻率；　　因此在分頻模塊應(yīng)實(shí)現(xiàn)將芯片中的高頻率時(shí)鐘分頻得到上面的三個(gè)所需頻率。　　2、控制：進(jìn)行正常計(jì)時(shí)，時(shí)間調(diào)整，時(shí)間復(fù)位模式的選擇：　?。?）時(shí)間初始復(fù)位；

3、?。?）選擇秒時(shí)間調(diào)整的模式；　?。?）選擇分時(shí)間調(diào)整的模式；　?。?）選擇小時(shí)時(shí)間調(diào)整的模式；　　3、計(jì)時(shí)：進(jìn)行調(diào)整時(shí)間，正常計(jì)時(shí)；　?。?）正常計(jì)時(shí)；　?。?）調(diào)整秒計(jì)時(shí)

4、；　　（3）調(diào)整分計(jì)時(shí)；　?。?）調(diào)整時(shí)計(jì)時(shí)；　　4、選擇輸出：進(jìn)行時(shí)間高低位的變換及循環(huán)掃描輸出：　?。?）進(jìn)行時(shí)間高低位的變換；

5、　（2）進(jìn)行時(shí)間的循環(huán)掃描；　　5、譯碼：對時(shí)間進(jìn)行七段數(shù)碼管的譯碼：　　二、總引腳定義　　設(shè)計(jì)思路：　　一、總體設(shè)計(jì)思路圖：　　二、功

6、能引腳定義　　1、總體引腳　?。?）K[1]：輸入，控制是否進(jìn)入調(diào)整模式，調(diào)時(shí)模式或調(diào)分模式。　?。?）K[2]：輸入，根據(jù)K1的選擇進(jìn)行加1調(diào)時(shí)。　　（3）CLK：輸入，1赫茲，控制秒鐘的頻率。

7、;　　（4）CLK1K：輸入，1K赫茲，控制時(shí)間的連續(xù)掃描輸出。　?。?）[7:0]LED：輸出，七段顯示譯碼管的輸入。　　（6）[5:0]SEG：輸出，控制六個(gè)數(shù)碼管的是否接通。　　(7) SC：輸入，時(shí)間復(fù)位。　　2、（1）控制模塊：輸出控制信號

8、和時(shí)分秒計(jì)時(shí)?？刂菩盘柨刂茣r(shí)分秒是否正常計(jì)時(shí)。　　K[1]:輸入，控制是否進(jìn)入調(diào)整模式，調(diào)時(shí)模式或調(diào)分模式。　　K[2]：輸入，根據(jù)K1的選擇進(jìn)行加1調(diào)時(shí)。　　SC:輸入，時(shí)間復(fù)位。　　[5:0]SEC:復(fù)位秒計(jì)時(shí)。　　[5:0]

9、MIN:復(fù)位、調(diào)時(shí)分計(jì)時(shí)。　　[5:0]HOUR:復(fù)位、調(diào)時(shí)時(shí)計(jì)時(shí)。　　KEN:控制是否進(jìn)行正常及時(shí)、進(jìn)入調(diào)時(shí)復(fù)位狀態(tài)。　?。?）計(jì)時(shí)模塊 　　秒計(jì)時(shí)：輸出正常的秒計(jì)時(shí)或復(fù)位計(jì)時(shí)。　　分計(jì)時(shí)

10、：輸出正常的分計(jì)時(shí)或復(fù)位計(jì)時(shí)或調(diào)時(shí)計(jì)時(shí)。　　時(shí)計(jì)時(shí)：輸出正常的時(shí)計(jì)時(shí)或復(fù)位計(jì)時(shí)或調(diào)時(shí)計(jì)時(shí)。　　（3）時(shí)間掃描模塊：利用高頻率的時(shí)鐘不斷地循環(huán)掃描是分秒計(jì)時(shí)，以便循環(huán)譯碼；輸出控制信號，控制數(shù)碼管是否有效；此模塊同時(shí)進(jìn)行時(shí)間的高地位的計(jì)算與輸出。　　[5:0]SEC:輸入，計(jì)時(shí)時(shí)間。<

11、p>　　[5:0]MIN:輸入，計(jì)時(shí)時(shí)間。　　[4:0]HOUR:輸入，計(jì)時(shí)時(shí)間。　　CLK1K:輸入，1K赫茲，高時(shí)鐘進(jìn)行掃描。　　[3:0]OUT:進(jìn)行時(shí)間的輸出。　　[5:0]SEG:輸出，進(jìn)行數(shù)碼管的選通控制。　　（

12、4）七段譯碼管：對時(shí)分秒的高低位進(jìn)行譯碼輸出顯示。　　電路設(shè)計(jì)源代碼及生成模塊圖　　總模塊：　　module DZZ_ZH(KEY,RESET,CLK,LED,SEG);　　output[7:0]LED;&l

13、t;p>　　output[5:0]SEG;　　input[1:0]KEY;　　inputRESET;　　inputCLK;　　reg[6:0]LED;　　reg[5:0]SEG;<

14、;p>　　wireWCLK1H,WCLK1K;　　wire[5:0]WMIN,WSEC;　　wire[4:0]WHOUR;　　wireWEN,WD,WB;　　wire[1:0]WTS;　　wireWCO1,WC

15、O2;　　wire[3:0]WOUT;　　wire[5:0]WDATA_S,WDATA_M;　　wire[4:0]WDATA_H;　　wireWCLK4H;　　DZZ_FP A1(.CLK(CLK),.CLK1H(WCLK

16、1H),.CLK1K(WCLK1K),.RESET(RESET),.CLK4H(WCLK4H));　　DZZ_T A2(.KEY(KEY),.RESET(RESET),.HOUR(WHOUR),.MIN(WMIN),.SEC(WSEC),.TS(WTS),.D(WD),.EN(WEN),.CLK4H(WCLK4H));　　DZZ_S A3(.DATA_S

17、(WSEC),.SEC(WDATA_S),.CLK(WCLK1H),.KEN(WEN),.CO(WCO1),.TS(WTS),.D(WD));　　DZZ_M A4(.DATA_M(WMIN),.MIN(WDATA_M),.CLK(WCO1),.KEN(WEN),.CO(WCO2),.D(WD),.TS(WTS));　　DZZ_H A5(.DATA_H(W

18、HOUR),.HOUR(WDATA_H),.CLK(WCO2),.D(WD),.KEN(WEN),.TS(WTS));　　DZZ_SL A6(.DATA_S(WDATA_S),.DATA_M(WDATA_M),.DATA_H(WDATA_H),.OUT(WOUT),.CLK1K(WCLK1K),.B(WB),.SEG(SEG));　　DZZ_YM A7(

19、.DATA_IN(WOUT),.LED(LED),.D(WB));　　Endmodule　　一、分頻：　　module DZZ_FP(CLK,CLK1H,CLK1K,RESET,CLK4H);

20、outputCLK1H,CLK1K,CLK4H;　　inputCLK;　　inputRESET;　　regCLK1K,CLK1H,CLK4H;　　reg[12:0]CNT1;　　reg[24:0]CNT2;&

21、lt;/p>　　reg[22:0]CNT3;　　always @(posedge CLK or negedge RESET)　　begin　　if(!RESET)　　begin<

22、/b>　　CNT1<=13'b0000_0000_0000_0;　　CLK1K<=0;　　end　　else if(CNT1==13'b1000_0010_001

23、1_0)　　begin　　CNT1<=13'b0000_0000_0000_0;　　CLK1K<=~CLK1K;　　end<b&

24、gt;　　else　　begin　　CNT1<=CNT1+1'b1;　　end　　end<p&

25、gt;　　always @(posedge CLK or negedge RESET)　　begin　　if(!RESET)　　begin　　CNT2<=25'b0000_0000_

26、0000_0000_0000_0000_0;　　CLK1H<=0;　　end　　else if(CNT2==25'b1011_1110_1011_1100_0100_0000_0)&

27、lt;b>　　begin　　CNT2<=25'b0000_0000_0000_0000_0000_0000_0;　　CLK1H<=~CLK1H;　　end　　else&l

28、t;/b>　　begin　　CNT2<=CNT2+1'b1;　　end　　end　　always

29、 @(posedge CLK or negedge RESET)　　begin　　if(!RESET)　　begin　　CNT3<=23'b0000_0000_0000_0000_0

30、000_000;　　CLK4H<=0;　　end　　else if(CNT3==23'b1011_1110_1011_1100_0100_000)　　begin&l

31、t;/b>　　CNT3<=23'b0000_0000_0000_0000_0000_000;　　CLK4H<=~CLK4H;　　end　　else

32、　　begin　　CNT3<=CNT3+1'b1;　　end　　end　　endmodule</b&g

33、t;　　二、控制模塊代碼：　　module DZZ_T(KEY,RESET,HOUR,MIN,SEC,TS,D,EN,CLK4H);　　output[4:0]HOUR; 　　output[5:0]MIN;

34、　　output[5:0]SEC; 　　outputD; 　　output[1:0]TS; 　　outputEN; 　　input [1:0]KEY; 　　input RESET; </p&

35、gt;　　inputCLK4H;　　reg [4:0]HOUR;　　reg [5:0]MIN;　　reg [5:0]SEC;　　reg EN;　　reg D;&l

36、t;/b>　　reg [1:0]TS;　　always @(negedge RESET or posedge CLK4H)　　begin　　if(!RESET)

37、　begin　　HOUR=5'b00000;　　MIN=6'b000000;　　SEC=6'b000000;　　TS=2'b00;<b

38、>　　EN=0;　　D=0;　　end　　else　　begin<

39、;p>　　EN=1;　　if(!KEY[1])　　begin　　TS=TS+1'b1;　　end<

40、;b>　　else　　begin　　TS=TS;　　end　　if(!KEY[0])<

41、;b>　　begin 　　D=1; //guan jian　　EN=1;　　end　　else<

42、p>　　begin　　D=0;　　EN=1;　　end　　end</p

43、>　　end　　endmodule　　三、計(jì)時(shí)調(diào)整時(shí)間模塊代碼：　?。?）小時(shí)計(jì)時(shí)和小時(shí)計(jì)時(shí)的調(diào)整：　　module DZZ_H(DATA_H,HOUR,CLK,D,K

44、EN,TS);　　output[4:0]HOUR;　　input[4:0]DATA_H;　　inputCLK;　　inputD;　　input[1:0]TS;

45、　　inputKEN;　　reg [4:0]HOUR;　　regCLK1;　　always @(TS)　　begin　　if(TS==2'b11)<

46、;/p>　　CLK1=D;　　else 　　CLK1=CLK;　　end　　always @

47、(posedge CLK1 or negedge KEN)　　begin　　if(!KEN)　　begin　　HOUR<=DATA_H;</p&g

48、t;　　end　　else　　begin　　if(TS==2'b00)　　begin<

49、;/p>　　if(HOUR<=5'b10110 )　　begin　　HOUR<=HOUR+1'b1;　　end　　else

50、　　begin　　HOUR<=5'b00000;　　end　　end　　else

51、if(TS==2'b11)　　begin　　if(HOUR<=5'b10110)　　begin　　HOUR<=HOUR+1'b1;<

52、;p>　　end　　else　　begin　　HOUR<=5'b00000;　　end</p

53、>　　end　　else　　begin　　HOUR<=HOUR;　　end</p

54、>　　end　　end　　endmodule　　（2）分計(jì)時(shí)和分計(jì)時(shí)的調(diào)整：　　module DZZ_M(DATA_M,MIN,C

55、LK,KEN,CO,D,TS);　　output[5:0]MIN;　　output CO;　　input[5:0]DATA_M;　　inputCLK;　　inputD;</p&

56、gt;　　inputKEN;　　input [1:0]TS;　　reg[5:0]MIN;　　reg CO;　　reg CLK1;　　always @(

57、TS)　　begin　　if(TS==2'b10)　　CLK1=D;　　else 　　CL

58、K1=CLK;　　end　　always @(posedge CLK1 or negedge KEN)　　begin　　if(!KEN)&

59、lt;/p>　　begin　　MIN<=DATA_M;　　end　　else　　begin</b&g

60、t;　　if(TS==2'b00)　　begin　　if(MIN<=6'b111010)　　begin　　MIN<=MIN+1

61、'b1;　　CO<=0;　　end　　else　　begin

62、MIN<=6'b000000;　　CO<=1;　　end　　end　　else if(TS==2'b10)

63、　　begin　　if(MIN<=6'b111010)　　begin　　MIN<=MIN+1'b1;　　end&

64、lt;/p>　　else　　begin　　MIN<=6'b000000;　　end　　end&l

65、t;/b>　　else　　begin　　MIN<=MIN;　　end

66、;　　end　　end　　endmodule　　（3）秒計(jì)時(shí)和秒計(jì)時(shí)的調(diào)整：　　module DZZ_S(DATA_S,SEC,CLK,KEN,CO,TS,D

67、);　　output[5:0]SEC;　　outputCO;　　input[5:0]DATA_S;　　inputCLK;　　inputKEN;　　input [1:

68、0]TS;　　inputD;　　reg [5:0]SEC;　　regCO;　　regCLK1;　　always @(TS)<

69、;/p>　　begin　　if(TS==2'b01)　　CLK1=D;　　else 　　CLK1=CLK

70、;　　end　　always @(posedge CLK1 or negedge KEN)　　begin　　if(!KEN)</p&

71、gt;　　begin　　SEC<=DATA_S;　　end　　else　　begin<

72、/p>　　if(TS==2'b00)　　begin　　if(SEC<=6'b111010)　　begin　　SEC<=SEC+1'b

73、1;　　CO<=0;　　end　　else　　begin　　SEC<

74、;=6'b000000;　　CO<=1;　　end　　end　　else if(TS==2'b01)<p&

75、gt;　　begin　　if(SEC<=6'b111010)　　begin　　SEC<=SEC+1'b1;　　end</p&

76、gt;　　else　　begin　　SEC<=6'b000000;　　end　　end</b&g

77、t;　　else　　begin　　SEC<=SEC;　　end<b

78、>　　end　　end　　endmodule　　四、選擇模塊：　　moduleDZZ_SL(DATA_S,DATA_M,DATA_

79、H,OUT,SEG,CLK1K,B);　　output[3:0]OUT;　　output[5:0]SEG;　　output B;　　input[5:0]DATA_S;　　input[5:0]DATA_M;<

80、;/p>　　input[4:0]DATA_H;　　input CLK1K;　　reg [3:0]OUT;　　reg B;　　reg [5:0]SEG;<

81、p>　　reg [2:0]SLECT;　　parameter　　S0=3'b000,　　S1=3'b001,　　S2=3'b010,　　S3=3'b

82、011,　　S4=3'b100,　　S5=3'b101;　　always @(posedge CLK1K)　　begin　　case(SLECT)<

83、;p>　　S0:begin　　OUT<=DATA_H/6'b1010;　　SEG<=6'b011111;　　B<=0;　　SLECT<=S1;<

84、/p>　　end　　S1:begin　　OUT<=DATA_H%6'b1010;　　SEG<=6'b101111;　　B&

85、lt;=1;　　SLECT<=S2;　　end　　S2:begin　　OUT<=DATA_M/6'b1010;

86、SEG<=6'b110111;　　B<=0;　　SLECT<=S3;　　end　　S3:begin<p

87、>　　OUT<=DATA_M%6'b1010;　　SEG<=6'b111011;　　B<=1;　　SLECT<=S4;　　end

88、　　S4:begin　　OUT<=DATA_S/6'b1010;　　SEG<=6'b111101;　　B<=0;　　SLECT<=S5;

89、　　end　　S5:begin　　OUT<=DATA_S%6'b001010;　　SEG<=6'b111110;<b&g

90、t;　　B<=0;　　SLECT<=S0;　　end　　default:begin　　SLECT<=S0;　　SEG<=6'b111111;

91、　　end　　endcase　　end　　endmodule

92、　　五、譯碼：　　moduleDZZ_YM(DATA_IN,LED,D);　　output [7:0]LED;　　input [3:0]DATA_IN;　　input D;　　reg [7

93、:0]LED;　　parameter　　S0=4'b0000,　　S1=4'b0001,　　S2=4'b0010,　　S3=4'b0011,

94、　　S4=4'b0100,　　S5=4'b0101,　　S6=4'b0110,　　S7=4'b0111,　　S8=4'b1000,　　S9=4'b1001;&l

95、t;/p>　　always @(DATA_IN)　　begin　　if(D)　　begin　　case(DATA_IN)</

96、p>　　S0:begin　　LED=8'b11111101;　　end　　S1:begin　　LED=8'b011

97、00001;　　end　　S2:begin　　LED=8'b11011011;　　end<b&

98、gt;　　S3:begin　　LED=8'b11110011;　　end　　S4:begin　　LED=8'b01100111;<

99、p>　　end　　S5:begin　　LED=8'b10110111;　　end　　S6:begin<

100、;/p>　　LED=8'b10111111;　　end　　S7:begin　　LED=8'b11100001;　　end</b&

101、gt;　　S8:begin　　LED=8'b11111111;　　end 　　S9:begin　　LED=8'b

102、11110111;　　end　　default:LED=8'b00000000;　　endcase　　end

103、;　　else 　　begin　　case(DATA_IN)　　S0:begin　　LED=8'b11111100;&

104、lt;p>　　end　　S1:begin　　LED=8'b01100000;　　end　　S2:begin

105、　　LED=8'b11011010;　　end　　S3:begin　　LED=8'b11110010;　　end

106、　　S4:begin　　LED=8'b01100110;　　end　　S5:begin

107、　LED=8'b10110110;　　end　　S6:begin　　LED=8'b10111110;　　end<

108、p>　　S7:begin　　LED=8'b11100000;　　end　　S8:begin　　LED=8'b11111110;</

109、p>　　end 　　S9:begin　　LED=8'b11110110;　　end　　default:LED=8'b0000

110、0000; 　　endcase　　end　　end　　endmodule

111、　　綜合布局布線報(bào)告　　總體設(shè)計(jì)模塊：分頻、計(jì)時(shí)、譯碼；　　計(jì)時(shí)：控制、秒計(jì)時(shí)、分計(jì)時(shí)、時(shí)計(jì)時(shí)、循環(huán)選擇；　　作業(yè)心得體會(huì)　　在本次的作業(yè)報(bào)告中我學(xué)會(huì)了如何使用modesim和

112、quartus軟件進(jìn)行電路的驗(yàn)證和仿真。在電路的設(shè)計(jì)初始時(shí)刻，我沒有按照設(shè)計(jì)電路時(shí)從上到下的設(shè)計(jì)方法，而是盲目的進(jìn)行對電路的模塊進(jìn)行設(shè)計(jì)。結(jié)果在最后的設(shè)計(jì)綜合的時(shí)候，設(shè)計(jì)的各個(gè)模塊不能進(jìn)行順利的綜合和仿真。在電子鐘的設(shè)計(jì)中我對時(shí)鐘的理解不是很透徹，因此在進(jìn)行計(jì)時(shí)的時(shí)候出現(xiàn)了很多的問題。在進(jìn)行時(shí)分秒的計(jì)時(shí)時(shí)，我對時(shí)間的如何進(jìn)位沒有很好的理解，在計(jì)時(shí)時(shí)出現(xiàn)了很多問題，最后在同學(xué)的幫助下得到了很好的解決。在對按鍵的使用中我也出現(xiàn)了很困惑的問題

113、。調(diào)整時(shí)間的時(shí)候，我使用了按鍵的觸發(fā)，結(jié)果在時(shí)間調(diào)整計(jì)時(shí)的時(shí)候老是出現(xiàn)時(shí)間的快速跳動(dòng)和不確定性。最后我引入了按鍵的掃描時(shí)鐘，使用4Hz的頻率來掃描按鍵的高低電平，然后利用按鍵的高低電平來觸發(fā)調(diào)整計(jì)時(shí)的觸發(fā)頻率，這樣很好的解決了按鍵的抖動(dòng)問題。　　在使用verilog HDL進(jìn)行電路代碼的書寫時(shí)，應(yīng)該首先總體的設(shè)計(jì)電路的總體輸入和輸出引腳。并且定義它們的作用。這樣我們就可以在宏觀上對自己設(shè)計(jì)的電路

114、有了一個(gè)整體的理解，不至于在自己設(shè)計(jì)的時(shí)候出現(xiàn)對電路的盲目理解。　　在定義了引腳后，我們應(yīng)該對電路進(jìn)行模塊化。對電路所要實(shí)現(xiàn)的功能進(jìn)行模塊化，然后在進(jìn)行各個(gè)模塊的定義和實(shí)現(xiàn)。對各個(gè)模塊的引腳定義，實(shí)現(xiàn)功能和各模塊之間的聯(lián)系，我們應(yīng)該有一個(gè)很好的宏觀調(diào)控和理解。　　在進(jìn)行電路的仿真時(shí)，得到的結(jié)果有時(shí)與我們所要的結(jié)果不符合，這可能是自己對這種電路語言的不理解

115、導(dǎo)致錯(cuò)誤，也有可能是自己的邏輯和設(shè)計(jì)算法有不對的地方。這就要求我們能夠認(rèn)真的理解電路的邏輯關(guān)系，認(rèn)真的從錯(cuò)誤的結(jié)果中得到自己的錯(cuò)誤原因，認(rèn)真的分析其原因，改正，最后到到自己所要的結(jié)果。實(shí)現(xiàn)電路功能的正確性。　　在這次作業(yè)的過程中，我最主要的是明白了：不管做什么事，我們應(yīng)該認(rèn)真地去對待。首先我們應(yīng)該仔細(xì)的去分析和理解它。當(dāng)我們對他有了一定的理解后然后再去認(rèn)真的實(shí)現(xiàn)它，而不要盲目下手，這樣自己的事情

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