語(yǔ)音SoC芯片數(shù)字后端低功耗研究.pdf

1、隨著工藝水平的進(jìn)步及晶體管特征尺寸的不斷縮小，目前集成電路已經(jīng)進(jìn)入了深亞微米與納米級(jí)的SoC設(shè)計(jì)時(shí)代，單一SoC芯片的性能也朝著面積更大，頻率更快，功能更復(fù)雜的方向發(fā)展?，F(xiàn)階段SoC設(shè)計(jì)遇到了前所未有的挑戰(zhàn)，這其中最突出的是功耗問(wèn)題。功耗問(wèn)題不僅制約了芯片性能的進(jìn)一步提高，也讓芯片的物理設(shè)計(jì)變得越來(lái)越困難，這主要體現(xiàn)在兩個(gè)方面，其一是特征尺寸的減小使得互聯(lián)線延時(shí)成為影響芯片時(shí)序收斂的主要因素；其二是工藝的進(jìn)步使得泄漏功耗的影響受到越來(lái)越

2、多的重視。因此，了解功耗組成，熟悉功耗估計(jì)分析以及如何進(jìn)行低功耗設(shè)計(jì)就成為集成電路前端與后端設(shè)計(jì)者都要直接面對(duì)的問(wèn)題。
　　目前，低功耗設(shè)計(jì)貫穿于SoC設(shè)計(jì)的整個(gè)流程之中。本文主要研究了SoC芯片低功耗設(shè)計(jì)方法，并將該方法應(yīng)用于一款語(yǔ)音SoC芯片后端流程。通過(guò)在邏輯綜合以及布局布線工具上的具體實(shí)施，顯著降低了芯片的設(shè)計(jì)功耗。
　　論文首先研究了集成電路中功耗的組成以及各不同設(shè)計(jì)層次的低功耗設(shè)計(jì)理論，并詳細(xì)介紹了RTL階段以及