基于GPS衛(wèi)星信號的秒級精度授時芯片設計——數字后端設計.pdf

1、GPS系統(tǒng)良好的穩(wěn)定性和高精度使其得到了廣泛的應用。本設計中的授時芯片即是基于GPS衛(wèi)星信號，芯片的授時精度達到了秒級。由于授時芯片是純數字電路，所以后端實現時采用的基于標準單元的半定制ASIC設計。
　　芯片在完成了RTL級代碼設計后，本設計采用Design Compiler工具對代碼進行了具有可測試性的邏輯綜合，將設計用門級電路實現，同時電路中的時序器件都選用的帶有可測試性接口的元件，以備流片后的測試使用。然后用Prime T

2、ime工具對生成的門級網表進行時序分析，時序分析通過后，用Formality工具對RTL級代碼文件和生成的網表文件進行了形式驗證。形式驗證通過后對電路進行了布局布線，采用的是SOC Encounter工具。在布局布線過程中，對整個芯片的版圖進行了合理的布局，對標準單元進行了時序和擁塞最優(yōu)化的放置。在時鐘樹的綜合過程中，對時鐘的各個參數進行了合理的設置，盡量使綜合后的時鐘信號性能最優(yōu)。在完成了版圖的全局布線后，用StarRC工具對版圖進行

3、了寄生參數的提取，并對有了實際延時信息的電路再次進行了時序分析。在版圖的時序和功耗都滿足要求后，對版圖用Calibre工具進行了物理驗證，包括設計規(guī)則檢查以及版圖和網表的信息比對，最后用Formality工具對版圖文件和邏輯綜合生成的網表文件再次進行了形式驗證。
　　本設計對基于GPS衛(wèi)星信號的秒級精度授時芯片實現了從可測試性邏輯綜合到掩膜版圖完成的整個數字后端設計，采用的是上華0.5urn DPTM單阱工藝。本后端設計實現的秒級