CMOS集成鎖相環(huán)設計.pdf

1、北京工業(yè)大學碩士學位論文CMOS集成鎖相環(huán)設計姓名：周安宇申請學位級別：碩士專業(yè)：微電子學與固體電子學指導教師：陳建新20040501北京『：業(yè)大學I學碩士學位淪文3、采用數(shù)字控制振蕩器技術。同模擬濾波器組成的控制方式相比，采用的數(shù)字鑒頻鑒相器和D／A轉(zhuǎn)換器組合成的數(shù)字控制壓控振蕩器技術，從而取消了Ji上分離電容，有效減小片上集成電容，減小了：r藝方面的難度和硅片面積，從而降低了成本。4、列參數(shù)的變化采用自動校正技術。該技術獨具特色，』

2、I有創(chuàng)新性。為了提高環(huán)路控制精度和噪聲等性能，本電路采剛了雖具特色的自動校正環(huán)節(jié)。該環(huán)節(jié)具有自動增益控制功能，可以根據(jù)參考頻率，自動的計算出。個參考電流，使所要求的控制量正好在數(shù)字鑒頻器輸出量程的中問附近，自動校正結(jié)束后，進入進一步的調(diào)整。這樣，可以保證環(huán)路增益只與參考頻率有關，在高頻時，帶寬大，在低頻時，帶寬小。該性能對環(huán)路帶寬、抖動和穩(wěn)定性都有好處。5、本電路設計中采用低功耗設計方法。本電路的最大功耗只有32mW。在電路上本文提出的

3、頻率合成器采用的典型電路有：計數(shù)器型的鑒相器、分數(shù)分頻技術器、結(jié)構簡單的環(huán)形振蕩器、∑／A、并聯(lián)D／A轉(zhuǎn)換器等。本論文采用了數(shù)模混合自頂向下設計和自F向上的驗證方法，可以在保持相對仿真精度的情況F極大的減少電路仿真時間和產(chǎn)品設計周期。在理論|二進行了分析，完成了電路級的仿真和版圖級的檢查，最終形成擁有自主產(chǎn)權的軟硬IP。工作在500Mtlz上的(NOS集成頻率合成器TP在國內(nèi)屬于卣次，該項目受到國家863計劃的資金資助。關鍵字：鎖相環(huán)，