基于FPGA技術的HDLC幀收發(fā)器的設計與實現(xiàn).pdf

1、HDLC是一種面向比特的鏈路控制規(guī)程,廣泛用作數(shù)據(jù)鏈路層的控制協(xié)議。論文以“廣州地鐵一號線國產(chǎn)化改造”為背景,本設計在深入分析和研究HDLC協(xié)議和幀結構的基礎上,進行了一種基于現(xiàn)場可編程門陣列(FPGA)為平臺的HDLC協(xié)議幀收發(fā)器的設計。實現(xiàn)其原通信系統(tǒng)數(shù)據(jù)鏈路層的軟硬件功能,并針對原通信系統(tǒng)的幀數(shù)據(jù)流時鐘收發(fā)頻率的性能進行了優(yōu)化。
　　 為了實現(xiàn)串行HDLC幀的數(shù)據(jù)鏈路層傳輸功能,討論采用分功能模塊設計與實現(xiàn)的方法進行HDL

2、C幀收發(fā)器功能劃分,分別設計與實現(xiàn)了標志位生成與檢測、插零與刪零、FCS余項生成與校驗等幀控制功能模塊,并在FPGA內(nèi)部實現(xiàn)各模塊功能。通過添加寄存器的配置與軟硬件強迫回零的狀態(tài)機跳轉(zhuǎn)相結合的默認模式,實現(xiàn)收發(fā)器各功能模塊的連接與控制。
　　 采用VHDL硬件描述語言和Verilog HDL硬件描述語言在FPGA內(nèi)部聯(lián)合實現(xiàn)HDLC幀收發(fā)器的各功能模塊和整體模塊。本設計由QuartusⅡ8.0實現(xiàn)綜合、編譯以及布局布線和硬件下載

3、,最后由Modelsim6.1+Altera平臺完成功能后仿真。仿真正確后通過JTAG方式下載到開發(fā)板Cyclone中,通過示波器導出波形,確認本設計的正確實驗,并對:HDLC鏈路控制規(guī)程功能、幀結構和FCS校驗功能進行了后仿真實現(xiàn)。
　　 在設計完成HDLC協(xié)議幀收發(fā)器的基礎上,為了保證其可靠性與通信的高效性。針對其數(shù)據(jù)流時鐘頻率的特點,基于狀態(tài)機跳轉(zhuǎn)方式,進行了實驗對比研究與分析,最終得出了數(shù)據(jù)流時鐘頻率的通訊邊界條件,在保