HDLC幀收發(fā)器在TDM-以太網(wǎng)接口電路中的應(yīng)用.pdf

1、HDLC協(xié)議是面向位的一種鏈路控制規(guī)程，其被廣泛應(yīng)用在各類工業(yè)控制場合中，是一種常見的數(shù)據(jù)鏈路層控制協(xié)議。本文以“TDM/以太網(wǎng)接口電路”為背景，在研究HDLC協(xié)議標(biāo)準(zhǔn)與內(nèi)容的基礎(chǔ)上，進(jìn)行系統(tǒng)需求分析，設(shè)計(jì)了一種基于FPGA（現(xiàn)場可編程門陣列）技術(shù)的HDLC幀的收發(fā)器，并將其應(yīng)用在TDM/以太網(wǎng)接口電路中。
　　 首先，論文在對HDLC幀格式進(jìn)行詳細(xì)分析的基礎(chǔ)上，討論了HDLC協(xié)議實(shí)現(xiàn)的可行性，對比了幾種常用的實(shí)現(xiàn)方法，并總結(jié)各

2、自方法的優(yōu)缺點(diǎn)，說明FPGA方法實(shí)現(xiàn)的優(yōu)勢;而后采用自頂向下的設(shè)計(jì)思路，先將系統(tǒng)的設(shè)計(jì)分為若干大模塊，接著再細(xì)分為功能單一的小模塊，將系統(tǒng)模塊的復(fù)雜度遞減，有利于系統(tǒng)進(jìn)行修改與集成。
　　 其次，以Altera公司的Quartus(Ⅱ)開發(fā)工具與Verilog硬件描述語言為基礎(chǔ)，詳細(xì)介紹了每個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)過程，給出了主要模塊工作流程圖。在發(fā)送器的設(shè)計(jì)過程中，主要介紹了插0模塊、CRC校驗(yàn)?zāi)K、緩存模塊及發(fā)送器狀態(tài)機(jī)的設(shè)計(jì)過程，

3、并給出了發(fā)送器的狀態(tài)轉(zhuǎn)移圖;在接收器的設(shè)計(jì)過程中，主要介紹了標(biāo)志處理模塊、0刪除模塊以及接收狀態(tài)機(jī)的設(shè)計(jì)過程;此外，在介紹系統(tǒng)實(shí)現(xiàn)的過程中，還給出了系統(tǒng)的邏輯電路圖以及時(shí)序仿真、功能仿真的結(jié)果，并對結(jié)果進(jìn)行了詳細(xì)的分析，用來驗(yàn)證系統(tǒng)的正確性。
　　 最后，將設(shè)計(jì)的HDLC幀收發(fā)器進(jìn)行部分簡化與修改，應(yīng)用在“TDM/以太網(wǎng)接口電路”中。在查閱資料與系統(tǒng)需求分析的基礎(chǔ)上，設(shè)計(jì)FPGA實(shí)現(xiàn)低速率接口電路的實(shí)現(xiàn)方案，該方案的核心是以太網(wǎng)

4、數(shù)據(jù)幀速率到1路E1速率的轉(zhuǎn)換。發(fā)送數(shù)據(jù)時(shí)，先將以太網(wǎng)傳輸?shù)臄?shù)據(jù)通過PHY芯片的MII接口進(jìn)行捕捉，經(jīng)過4/8變化后，對數(shù)據(jù)進(jìn)行1級緩存、HDLC成幀，將成幀后的數(shù)據(jù)以字節(jié)為單位2次緩存在外部的SRAM中，當(dāng)數(shù)據(jù)幀達(dá)到一定數(shù)量的時(shí)候，啟動(dòng)串行數(shù)據(jù)發(fā)送并使用PAUSE幀對發(fā)送速率進(jìn)行一定控制;數(shù)據(jù)接收是發(fā)送的逆過程，因?yàn)槭菙?shù)據(jù)速率由低速到高速的轉(zhuǎn)換，所以不存在數(shù)據(jù)丟失的問題，只需要對數(shù)據(jù)幀進(jìn)行一定的時(shí)序控制，保證數(shù)據(jù)傳輸符合PHY芯片的讀