用于10-100M以太網(wǎng)收發(fā)器的數(shù)據(jù)時鐘恢復電路.pdf

1、數(shù)據(jù)時鐘恢復(DCR)電路是數(shù)字通信領域中不可缺少的關鍵電路，它從接收信號中提取出時鐘信息，同時調整好相位，以確保數(shù)據(jù)轉換電路的正確采樣，因此它的性能直接影響了接收機的誤碼率。隨著通信數(shù)率的不斷提高，系統(tǒng)對網(wǎng)卡芯片速度提出了更高的要求，而數(shù)據(jù)時鐘恢復電路正是速度提高的主要瓶頸。 本文從數(shù)據(jù)時鐘恢復電路的基本原理出發(fā)，討論了常見基帶通信編碼，以及編碼的相關問題，分析了鎖相環(huán)環(huán)路性能及參數(shù)。整個系統(tǒng)采用改進的鑒頻鑒相器和Hogge鑒

2、相器，有效消除死區(qū)現(xiàn)象，減小了數(shù)據(jù)內(nèi)容對壓控振蕩器振蕩(VCO)頻率的影響；采用改進的電荷泵電路，降低脈沖延遲導致的不匹配，解決了電荷共享的問題；采用由四級差分放大器構成的環(huán)形壓控振蕩器結構，以實現(xiàn)高增益；設計高精度帶隙基準源和寬幅度電流鏡，為核心電路提供穩(wěn)定的電壓和電流，同時控制整個電路的工作狀態(tài)，降低了電路的功耗。 本文電路均采用SMIC 0.35μm標準CMOS工藝實現(xiàn)，仿真工具為Cadence Spectre。數(shù)據(jù)時鐘恢