SerDes中時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)與驗(yàn)證.pdf

1、隨著科技的發(fā)展，處理器的運(yùn)算量、運(yùn)算速度都有很大的提升，提升數(shù)據(jù)的傳輸速度和質(zhì)量成為了提升系統(tǒng)整體性能的重要途徑，而I/O技術(shù)中過去常用的并行接口技術(shù)成為了這一趨勢的主要瓶頸之一。為了解決這一問題，以往主要用于光纖通信的串行通信技術(shù)——SerDes已經(jīng)逐漸取代傳統(tǒng)并行總線，將成為主流的高速接口技術(shù)。SerDes電路的核心是時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）電路，即從輸入數(shù)據(jù)流中分離出時(shí)鐘和數(shù)據(jù)信號，消除傳輸過程中帶來的抖動和失真，將數(shù)據(jù)解串后送入后

2、續(xù)的電路。
　　時(shí)鐘數(shù)據(jù)恢復(fù)電路的性能決定了整個(gè) SerDes電路的性能，本文將對 CDR電路的原理、設(shè)計(jì)、系統(tǒng)級仿真和版圖設(shè)計(jì)進(jìn)行研究，設(shè)計(jì)了一款基于0.13μm1P8M CMOS工藝的CDR電路，采用了基于相位插值的結(jié)構(gòu)，優(yōu)于傳統(tǒng)基于鎖相環(huán)結(jié)構(gòu)，解決了后者的帶寬折中問題。設(shè)計(jì)中采用了大量的數(shù)字電路來實(shí)現(xiàn)，降低了對工藝的高依賴度和敏感度。
　　本文主要研究的內(nèi)容包括：
　　（1）時(shí)鐘數(shù)據(jù)恢復(fù)電路的性能衡量標(biāo)準(zhǔn)，通過研

3、究抖動傳輸函數(shù)和抖動產(chǎn)生，了解到抖動容限是CDR電路的重要性能指標(biāo)；
　　（2）采用相位插值結(jié)構(gòu)分模塊設(shè)計(jì)電路，并對各個(gè)模塊分別進(jìn)行了仿真。其中，相位插值單元是關(guān)鍵的模塊，本文介紹了基于相位插值單元的CDR電路各個(gè)模塊的數(shù)學(xué)模型，并進(jìn)行了詳細(xì)的電路分析；
　?。?）建立了抖動模型，研究時(shí)鐘相位隨數(shù)據(jù)抖動的變化。使用Verilog-A程序?qū)崿F(xiàn)了PRBS序列的生成，并將其作為輸入CDR系統(tǒng)測試抖動容限的測試數(shù)據(jù)。通過系統(tǒng)級仿真，