基于DLL技術的多相時鐘設計.pdf

1、集成電路技術的提高以及人們對于新科技產(chǎn)品的需求越來越多，尤其是在對電子產(chǎn)品處理速度上的追求。在國內(nèi)數(shù)字檢測器的發(fā)展比較緩慢，其原因為國內(nèi)超高速ADC的技術還不成熟，對于分時采樣結(jié)構的超高速ADC，多相時鐘是其中較為重要的一個部件。本課題就是用抖動小、系統(tǒng)穩(wěn)定、鎖定時間快的DLL結(jié)構作為多相時鐘。本課題采用Cadence仿真軟件，用標準CMOS0.18um工藝庫進行設計。
　　 本文首先研究了多相時鐘的構成，主要包括鎖相環(huán)、延時鎖

2、相環(huán)，而鎖相環(huán)和延時鎖相環(huán)又分為了模擬和數(shù)字兩類，本文詳細的介紹和對比了它們的應用以及優(yōu)缺點，并根據(jù)數(shù)學模型分析了鎖相環(huán)和延時鎖相環(huán)的系統(tǒng)穩(wěn)定性，介紹了相位噪聲來源和抑制相位噪聲的辦法。然后本文根據(jù)設計指標設計出了一個輸出8個相位數(shù)的多相時鐘，本文所設計的多相時鐘采用了數(shù)?；旌想娐愤M行設計，結(jié)合了數(shù)字電路和模擬電路的優(yōu)點。由于延遲鎖相環(huán)具有系統(tǒng)穩(wěn)定、抖動小、鎖定時間快等優(yōu)點，因此本文所設計的多相時鐘是基于DLL系統(tǒng)改進的。為了減弱電源噪

3、聲的影響，得到更精確的時鐘信號，本設計采用的是全差分結(jié)構。在壓控延遲線中，采用CML差分結(jié)構，它的線性度和抑制電源噪聲的性能都得到了很大提高。而鑒相器使用了雙邊沿數(shù)字鑒頻鑒相器，它鎖定時間快，且緩解了傳統(tǒng)鑒相器存在死區(qū)的問題。電荷泵部分主要針對傳統(tǒng)電荷泵電流不匹配、電荷共享等問題進行了改進，緩解了電荷泵的這些問題。
　　 結(jié)合上述所說的延遲鎖相環(huán)結(jié)構，該多相時鐘基于TSMC0.18um CMOS工藝，電源電壓為1.8V，輸入信號