基于DDR3內(nèi)存模組的高速電路板設(shè)計.pdf

1、在計算機硬件電路設(shè)計中，內(nèi)存芯片與主控芯片的互連設(shè)計是整個計算機系統(tǒng)設(shè)計的關(guān)鍵。系統(tǒng)能否穩(wěn)定運行，與內(nèi)存模組(簡稱內(nèi)存，Memory Module)密不可分。計算機、手機和網(wǎng)絡(luò)通信的快速發(fā)展是內(nèi)存發(fā)展的后臺推動力，尤其是在大數(shù)據(jù)，云處理等應(yīng)用背景下，需要收集大量數(shù)據(jù)并進行實時處理，或者存儲后再進行分析處理。內(nèi)存的工作頻率、工作電壓及總線帶寬等技術(shù)指標快速發(fā)展，目的在于提高內(nèi)存的帶寬及效率，滿足CPU不斷攀升的帶寬及性能要求，避免其成為高

2、速運算的瓶頸。論文針對DDR3內(nèi)存模組的PCB高速電路設(shè)計不僅是國內(nèi)外研究的熱點，而且可為將來DDR4內(nèi)存產(chǎn)品的設(shè)計奠定堅實基礎(chǔ)。
　　本文首先分析了信號完整性和電源完整性基礎(chǔ)理論，并將其運用于指導(dǎo)后期元器件布局、布線、拓撲結(jié)構(gòu)、層疊結(jié)構(gòu)、阻抗控制和電源分配。其次，對動態(tài)隨機存儲器(DRAM)的基本結(jié)構(gòu)、工作原理、電氣特性及時序進行了分析，根據(jù)設(shè)計要求確定核心器件選型，完成電路原理圖設(shè)計，借助Hspice/Hyperlynx前仿真