正交直接數(shù)字頻率合成器的研究與設(shè)計(jì).pdf

1、本文對于通信系統(tǒng)中應(yīng)用廣泛的直接數(shù)字頻率合成器（DDFS）做了介紹和綜述，快速的頻率轉(zhuǎn)換，較高的頻率分辨率和較好的頻譜特性使其得到了廣泛的應(yīng)用。文中介紹了四類常用的DDFS合成方法，對比了四類DDFS合成方法的優(yōu)缺點(diǎn)，并從功耗和輸出信號(hào)的頻譜純度兩個(gè)角度對合成方法進(jìn)行了分析，可以看出二階多項(xiàng)式近似算法相比于其它合成方法在功耗和頻譜純度方面具有綜合優(yōu)勢。
　　 為了進(jìn)一步降低功耗和提高系統(tǒng)工作頻率，針對正交直接數(shù)字頻率合成器（Q-

2、DDFS），提出了一種基于二階多項(xiàng)式近似算法的改進(jìn)算法-分解的二階多項(xiàng)式近似算法（簡稱“分解法”）。設(shè)計(jì)了一種用分解法實(shí)現(xiàn)的相位一幅度轉(zhuǎn)換模塊的Q-DDFS結(jié)構(gòu)，從邏輯單元和輸出頻譜特性兩方面進(jìn)行分析，給出了這一算法的參數(shù)選取的原則。通過選取合適的參數(shù)，實(shí)現(xiàn)了基于FPGA的分解法Q-DDFS結(jié)構(gòu)，該結(jié)構(gòu)完全采用數(shù)字電路，并且沒有ROM查找表和復(fù)雜的邏輯電路等，因而適用于要求低功耗及高集成度的混合通信系統(tǒng)。
　　 本文實(shí)現(xiàn)了一個(gè)基

3、于十六分段近似的分解法Q-DDFS，用VeriIogHDL語言描述Q-DDFS系統(tǒng)，并使用QuartusⅡ?qū)ο到y(tǒng)進(jìn)行了仿真和驗(yàn)證，通過Matlab對系統(tǒng)輸出進(jìn)行時(shí)域和頻域分析。該結(jié)構(gòu)可以獲得110.9dBc的無雜散動(dòng)態(tài)范圍（SFDR），最高工作頻率為147MHz，系統(tǒng)分辨率為0.03Hz，同時(shí)轉(zhuǎn)換延遲為8個(gè)系統(tǒng)周期，約為54ns。仿真結(jié)果表明，與二階多項(xiàng)式近似算法相比分解法，在輸出頻譜純度不變的情況下，可以減小20％的邏輯單元消耗，并將