25分頻電路的設(shè)計

1、數(shù)電第二次大作業(yè)--2.5分頻電路的設(shè)計班級：001111姓名：江新遠00111116 時間：2013年6月16日、電路設(shè)計過程方案一：1. 1. 實驗原理圖如下。電路是一個分頻系數(shù)為2.5 2.5的分頻器電路， 該電路是用VHDL VHDL來設(shè)計半整數(shù)分頻器的。它由模3計數(shù)器、異 或門和D觸發(fā)器組成。2. 2.其中模3計數(shù)器部分可以用74LS161 74LS161實現(xiàn)，也可以用VHDL VHDL 直接編寫，本次設(shè)計采用VHDL VHD

2、L語言編寫模3計數(shù)器。下面是模 3計數(shù)器的VHDL VHDL源代碼library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dec isport(fin:in std_logic; fout:buffer std_logic);end dec; architecture fpq of dec is signal clk,div2

3、:std_logic; signal count:std_logic_vector(3 downto 0); signal preset:std_logic_vector(3 downto 0):=“0011”; beginclk<=fin xor div2;p1:process(clk)beginif clk'event and clk='1'thenif(count=“0000“)thencount&l