三維堆疊芯片間電感耦合互聯(lián)低功耗收發(fā)電路優(yōu)化研究.pdf

1、隨著CMOS工藝進(jìn)入10nm以下，摩爾定律已經(jīng)遭受到嚴(yán)重的挑戰(zhàn)。三維堆疊技術(shù)作為一種提高芯片集成度的方法受到越來越多的重視。其中，三維電感耦合互聯(lián)方式因?yàn)槠涓呖煽啃?、低成本的?yōu)勢脫穎而出。電感耦合互聯(lián)收發(fā)電路作為芯片間的無線接口，要提高電感耦合互聯(lián)通道的通信質(zhì)量，必須要減少收發(fā)電路的功耗。
　　本論文首先建立了三維芯片間電感耦合互聯(lián)通道，分別對(duì)傳統(tǒng)的三電感傳輸?shù)耐ㄐ欧绞胶痛蚓€堆疊方式進(jìn)行了改進(jìn)，提出了單電感接力傳輸通信方式和銀膠斜

2、坡堆疊方式；然后綜合介紹了低功耗收發(fā)電路的設(shè)計(jì)方法，為后面提出新穎的低功耗收發(fā)電路奠定基礎(chǔ)；接著，對(duì)收發(fā)電路的電感耦合模型及其干擾模型進(jìn)行了研究，基于Gree nho use分段疊加模型和As ga ra m等的閉合表達(dá)式近似對(duì)稱模型，提出了新的針對(duì)多層電感直流電感值和耦合系數(shù)的計(jì)算方法；最后，結(jié)合多種低功耗收發(fā)電路設(shè)計(jì)方法，設(shè)計(jì)了兩種低功耗收發(fā)電路結(jié)構(gòu)：電流舵結(jié)構(gòu)和單相位調(diào)制結(jié)構(gòu)，而且對(duì)電流舵結(jié)構(gòu)芯片進(jìn)行了封裝測試，測試結(jié)果顯示三維芯