RapidIO高速接口物理編碼子層的設(shè)計(jì)與驗(yàn)證.pdf

1、隨著計(jì)算機(jī)和多媒體技術(shù)的快速發(fā)展，系統(tǒng)對(duì)互連總線技術(shù)的頻率和帶寬提出了更高要求。RapidIO系統(tǒng)互連技術(shù)以其高速率、低延遲和高可靠性在嵌入式系統(tǒng)領(lǐng)域得到了廣泛應(yīng)用。因此，設(shè)計(jì)RapidIO物理編碼子層具有重要意義。
　　本文針對(duì)MaPU處理器系統(tǒng)芯片的項(xiàng)目需求，重點(diǎn)研究實(shí)現(xiàn)符合RapidIO2.2協(xié)議規(guī)范的物理編碼子層設(shè)計(jì)方案。RapidIO物理編碼子層主要完成控制符號(hào)的添加和解析、數(shù)據(jù)包物理層字段封裝、數(shù)據(jù)包的發(fā)送接收、鏈路訓(xùn)

2、練以及錯(cuò)誤管理等功能。本文根據(jù)功能要求以及設(shè)計(jì)指標(biāo)，完成了RapidIO物理編碼子層的整體架構(gòu)設(shè)計(jì)、前端設(shè)計(jì)、仿真驗(yàn)證以及邏輯綜合，主要內(nèi)容包括以下幾個(gè)方面。
　　(1)論文在研究RapidIO2.2協(xié)議規(guī)范的基礎(chǔ)上，重點(diǎn)對(duì)RapidIO物理編碼子層的功能要求和設(shè)計(jì)指標(biāo)進(jìn)行了深入分析，確定了物理編碼子層的整體架構(gòu)設(shè)計(jì)方案，將物理編碼子層按功能劃分為發(fā)送通道、接收通道、鏈路訓(xùn)練以及錯(cuò)誤管理四個(gè)部分。
　　(2)根據(jù)自頂向下設(shè)計(jì)

3、思想與模塊化設(shè)計(jì)方法，完成物理編碼子層的前端設(shè)計(jì)，發(fā)送通道包括控制符號(hào)產(chǎn)生模塊、空閑序列產(chǎn)生模塊、通道分?jǐn)偰K、加擾模塊、8B10B編碼模塊。接收通道包括Comma碼檢測(cè)模塊、8B10B解碼模塊、解擾模塊、通道合并模塊、控制符號(hào)解析模塊。鏈路訓(xùn)練包括通道同步模塊、通道對(duì)齊模塊、端口初始化模塊。錯(cuò)誤管理包括錯(cuò)誤檢測(cè)模塊以及錯(cuò)誤恢復(fù)模塊。
　　(3)開發(fā)RapidIO物理編碼子層的仿真驗(yàn)證平臺(tái)，完成物理編碼子層的EDA仿真驗(yàn)證，并采用

4、Systemverilog Assertion實(shí)現(xiàn)空閑序列時(shí)序斷言，最后完成了FPGA板級(jí)驗(yàn)證。詳細(xì)分析了發(fā)送通道、接收通道、鏈路訓(xùn)練以及錯(cuò)誤管理的EDA仿真驗(yàn)證和FPGA板級(jí)驗(yàn)證的結(jié)果，結(jié)果表明本文設(shè)計(jì)的RapidIO物理編碼子層實(shí)現(xiàn)了預(yù)期功能和性能指標(biāo)。
　　(4)基于TSMC0.13μm CMOS工藝，完成RapidIO物理編碼子層的邏輯綜合。根據(jù)物理編碼子層的時(shí)序要求，完成物理編碼子層的綜合環(huán)境、時(shí)序約束和面積約束設(shè)計(jì)，最