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文檔簡介
1、華中科技大學碩士學位論文基于VME總線的TCN高速列車網(wǎng)關設計姓名:王桂海申請學位級別:碩士專業(yè):通信與信息系統(tǒng)指導教師:陸三蘭20110120華中科技大學碩士學位論文IIAbstractTraingatewayistheequipmentonthetrainwhichConnectshighspeedtraincommunicationwk’smainlineMVB(MultifunctionVehicleBus)WTB(WireTr
2、ainBus).Itcanbeseenthegatewayinthetrainwkistheveryimptantequipmentbecausedatacrossthetwolinetransmission.GatewaymustbeveryhighreliabilitystabilitySothatdatacrossthetwolinetransmissionwillbeunmistakable.ThisThesisintroduc
3、edthegatewayincludesthreesubequipmentstherefeneedstohaveonereliablehighbackboardlinetoconnectthethreesubdevices.TheVMEbusisonekindofgeneralcomputerbuses.theVMEsystemalreadydevelopedperfectlyafteritunderwentmethantwentyye
4、arspromotionithadbeenusedinmanydomainssuchasindustrialcontrolmilitarysystemaerospacetransptationmedicalservice.TherefeedtheVMElinetotakegatewaysbackboardbusmightenhancethetraingatewaystability.ThisThesisintroducesthetrai
5、ngatewaysstructurealsoanalysestheVMElinestardardsystemfunctiondemusesFPGAtorealizetheVMEbuslogicalcontrol.TheThesis’staskisthedesignfVMEbushardwareofeachsubmodule’sinterfaceastothesoftware.Considerofgatewaysmajfunctionis
6、thedatarepeaterSimultaneouslyalsousestheinterruptinfmstheCPUinterruptionprogramtherefetheinterfaceofhardware’sdesigncontainstheVMEdatatransferbus,priityinterruptbuscommonbussignal.ConsiderofthedrivingfcerequestfVMEdiffer
7、entsignalthedesignofdrivingcircuitmustbeaccdingtotheelectricalspecificationofVMEagreement.TheVMEbuscontrollogicrealizesisusedAlteraCpationscycloneserieschip.Thesoftwaredesigndividestwopartly:masterslaveTheinternalmodules
8、ofmasterFPGAequipmentmainlyinclude:thelocalbuscycletheVMEbuscycledatabufferFIFOtheinterruptprocessingmoduletimermodulesoon.TheinternalmodulesofslaveFPGAequipmentmainlyinclude:theVMEbuscycletheinterruptrequestmoduletimerm
9、odulesoon.ItcausedtheabovemodulesaccdingtotheVMElineagreementstipulationsequentialwking.HighspeedtraingatewayVMElinerealizedhadbeencompletedalreadyhadinterconnectionwithmanykindsofMVBWTBequipments.Itpassedtheprojectappro
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