fpga面試 (1)

1、FPGA工程師面試試題FPGA工程師面試試題1、同步電路和異步電路的區(qū)別是什么(仕蘭微電子)2、什么是同步邏輯和異步邏輯(漢王筆試)同步邏輯是時(shí)鐘之間有固定的因果關(guān)系.異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系.3、什么是“線與“邏輯要實(shí)現(xiàn)它在硬件特性上有什么具體要求(漢王筆試)線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能.在硬件上要用oc門來實(shí)現(xiàn)由于不用oc門可能使灌電流過大而燒壞邏輯門.同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻.4、什么是Setup

2、和Holdup時(shí)間(漢王筆試)5、setup和holdup時(shí)間區(qū)別.(南山之橋)6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.(未知)7、解釋setup和holdtimeviolation畫圖說明并說明解決辦法.(威盛VIA2003.11.06上海筆試試題)Setupholdtime是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘

3、上升沿(如上升沿有效)T時(shí)間到達(dá)芯片這個(gè)T就是建立時(shí)間Setuptime.如不滿足setuptime這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器只有在下一個(gè)時(shí)鐘上升沿?cái)?shù)據(jù)才能被打入觸發(fā)器.保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果holdtime不夠數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime).建立時(shí)間是指在時(shí)鐘邊沿前數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需

4、要保持不變的時(shí)間.如果不滿足建立和保持時(shí)間的話那么DFF將不能正確地采樣到數(shù)據(jù)將會(huì)出現(xiàn)metastability的情況.如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量.8、說說對(duì)數(shù)字邏輯中的競爭和冒險(xiǎn)的理解并舉例說明競爭和冒險(xiǎn)怎樣消除.(仕蘭微電子)9、什么是競爭與冒險(xiǎn)現(xiàn)象怎樣判斷如何消除(漢王筆試)在組合邏輯中由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)導(dǎo)致到達(dá)該門的時(shí)間不一致叫競

5、爭.產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象.解決方法:一是添加布爾式的消去項(xiàng)二是在芯片外部加電容.10、你知道那些常用邏輯電平TTL與COMS電平可以直接互連嗎(漢王筆試)常用邏輯電平:12V5V3.3VTTL和CMOS不可以直接互連由于TTL是在0.33.6V之間而CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.11、如

6、何解決亞穩(wěn)態(tài).(飛利浦大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài).當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)既無法預(yù)測該單元的輸出電平也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)28、pleasedrawthetransistlevelschematicofacmos2inputgateexplainwhichinputhasfasterresponsefoutputrisingedge.(lessdelaytime).(威盛筆試題circ

7、uitdesignbeijing03.11.09)29、畫出NOTNN的符號(hào)真值表還有transistlevel的電路.(Infineon筆試)30、畫出CMOS的圖畫出towtoonemuxgate.(威盛VIA2003.11.06上海筆試試題)31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或.(飛利浦大唐筆試)32、畫出Y=ABC的cmos電路圖.(科廣試題)33、用邏輯們和cmos電路實(shí)現(xiàn)abcd.(飛利浦大唐筆試)34、畫出CMOS

8、電路的晶體管級(jí)電路圖實(shí)現(xiàn)Y=ABC(DE).(仕蘭微電子)35、利用4選1實(shí)現(xiàn)F(xyz)=xzyz’.(未知)36、給一個(gè)表達(dá)式f=xxxxxxxxxxxxxxxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡).37、給出一個(gè)簡單的由多個(gè)NOTNN組成的原理圖根據(jù)輸入波形畫出各點(diǎn)波形.(Infineon筆試)38、為了實(shí)現(xiàn)邏輯(AXB)(CD)請(qǐng)選用以下邏輯中的一種并說明為什么1)INV2)3)4)N5)N6)X答案:N(未知)39、用與

9、非門等設(shè)計(jì)全加法器.(華為)40、給出兩個(gè)門電路讓你分析異同.(華為)41、用簡單電路實(shí)現(xiàn)當(dāng)A為輸入時(shí)輸出B波形為…(仕蘭微電子)42、ABCDE進(jìn)行投票多數(shù)服從少數(shù)輸出是F(也就是如果ABCDE中1的個(gè)數(shù)比0多那么F輸出為1否則F為0)用與非門實(shí)現(xiàn)輸入數(shù)目沒有限制.(未知)43、用波形表示D觸發(fā)器的功能.(揚(yáng)智電子筆試)44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器.(揚(yáng)智電子筆試)45、用邏輯們畫出D觸發(fā)器.(威盛VIA2003.11.06

10、上海筆試試題)46、畫出DFF的結(jié)構(gòu)圖用verilog實(shí)現(xiàn)之.(威盛)47、畫出一種CMOS的D鎖存器的電路圖和版圖.(未知)48、D觸發(fā)器和D鎖存器的區(qū)別.(新太硬件面試)49、簡述latch和filpflop的異同.(未知)50、LATCH和DFF的概念和區(qū)別.(未知)51、latch與register的區(qū)別為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的.(南山之橋)52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)