探尋fpga lab底層資源、復(fù)位、上電初值

1、一、LAB內(nèi)部資源CycloneIII每個LAB包括16個LE，每個LAB還包括LABcontrolsignals、LEcarrychains、Registerchains、Localinterconnect，需要對LABcontrolsignals有所了解。每個LAB的LABcontrolsignals包括TwoClocks、Twoclockenables、Twoasynchronousclears、Onesynchronouscle

2、ar、onesynchronousload，這些信號都是LABwide作用的。LABwide:比如某個LE的register使用的時鐘是clk1那么這個clk1的作用域是整個LAB，此LAB內(nèi)任何一個register都連接了此clk1，或者說clk1走的是LAB內(nèi)的時鐘網(wǎng)絡(luò)，注意，雖然作用域是整個LAB，但是任意某個LE可以選擇不用此時鐘。這就像，家里的水龍頭，整棟樓使用的是同一個供水管道（作用域：整棟樓），但是對于各家各戶，提供給你們

3、家的只是一個水龍頭（接口），你可以選擇打開或者不用。對于CycloneIII每個LAB有Twoclocks，這就是說這個樓有兩個供水管道，每戶人家可以選擇打開水龍頭A或者水龍頭B，或者不用水。但是，想打開水龍頭C，對不起，這棟樓只有兩個供水管道（假設(shè)每個管道只提供給各戶一個接口）。有了上邊的概念，一切就簡單了。Twoclocks：兩個時鐘域的不同LEs可以位于同一個LAB模塊內(nèi)，但是三個時鐘域的不同LEs，絕對不同位于同一個LAB中，編

4、譯時，布局布線時，編譯器會自動把這些LEs分配到不同的LAB內(nèi)，如果通過ChipPlannerECO改動不同時鐘域(三個以上)的LEs到同一個LAB編譯時會報錯；Onesynchronousclear：同一個LAB只有一個同步復(fù)位線，不同同步復(fù)位的LEs不能位于一個LAB內(nèi)！其它LAB內(nèi)控制信號亦如此！二、談一談復(fù)位的問題1、在assignmentsettingDevicePinsGeneral中Enabledevicewiderese

5、t(DEV_CLRn)，打勾，使能全局清零管腳，不打勾，這個腳就是普通IO腳，這個腳只能chipwide寄存器清零，不能置1，一般不用此腳當(dāng)復(fù)位腳！因為復(fù)位后有些初值不希望是0，而且這個復(fù)位腳只能對寄存器清0，對組合邏輯無效。2、對于有些系列的FPGA的LE有同步復(fù)位，同步置位端，這種情況使用同步復(fù)置位，比較省資源，但是對于沒有同步復(fù)位端的FPGA，在程序中使用同步復(fù)置位，會占用大量的組合邏輯資源，所以不推薦使用同步復(fù)置位。對于Cycl

6、oneIII，LE有sclr和sload端，但是即使程序使用的同步復(fù)位，編譯器默認(rèn)也不會使用sclr端口，反而會用很多LUT資源實現(xiàn)同步復(fù)位功能，設(shè)置編譯器：Analysis$SynthesisSettingmesettingFourceusesynchronousclearsignals，這樣才會編譯成使用sclr專用端口的同步復(fù)位；對于同步置位，由于軟件中沒有對應(yīng)的設(shè)置，所以即使程序?qū)懙耐街梦?，也很難在編譯時使用sload端口。所

7、以，不推薦使用這種方式！3、異步復(fù)位，異步復(fù)位同步釋放是推薦的方式！三、全局時鐘網(wǎng)絡(luò)CycloneIII有20個全局時鐘網(wǎng)絡(luò)，GCLKs。注意：全局資源只有這20個全局時鐘網(wǎng)絡(luò)，任何走全局線的信號都是用的這20個GCLKs中的某一個，不是只有全局時鐘才用全局時鐘資源。全局資源可以連接到chip中任意一個LE，相當(dāng)于這個小區(qū)都是用的這個管道。有個住宅小區(qū)（chip），30棟樓（30個LAB），有個很粗的送水管道（全局時鐘網(wǎng)絡(luò)GCLKchi

8、pwide）接到各棟樓，每棟樓又有細(xì)管道（clockclrsclrLABwide）接此粗管道到各戶人家。上電等于4d3。（3）outputdataout2=4d8上電等于4d8。（4）網(wǎng)上有人說在Analysisalways@(posedgeclknegedgerst_n)if(!rst_n)reset=1b0elsereset=rst_nalways@(posedgeclk)negedgereset)if(!reset)beginda

9、taout1=4d0endalways@(posedgeclk1negedgereset1)if(!reset1)begindataout2=4d0endelseif(state==state0)dataout2=4d5寄存器resetdataout1dataout2不能位于同一個LAB，原因：reset寄存器本省需要aclr信號rst_n，rst_n占用一個異步復(fù)位線（LABwide），reset又作為dataout1的aclr，所以