eda期末知識點總結

1、11，用數據流描述方式應注意的問題是什么？1，X狀態(tài)的傳遞問題2，限制問題數據流描述是建立在用并行信號賦值語句描述的基礎上，當語句中一輸入信號的只發(fā)生變化時，復制語句就被激活2，寫出VHDL中描述始終上升沿，下降沿語句（一共8句）下降沿：1，CLK=’0’CLK’LAST_VALUE=”1”2，F(xiàn)ALLING_EDGE(CLK)3CLK’EVENTCLK=’0’4CLK’EVENT(CLK=’0’)(CLK’LAST_VALUE=’1’

2、)上升沿：1，CLK=’1’CLK’LAST_VALUE=”0”2，RISING_EDGE(CLK)3CLK’EVENTCLK=’1’4CLK’EVENT(CLK=’1’)(CLK’LAST_VALUE=’0’)【選擇】3，用原理圖編輯層次化設計方法中將已設計好的功能模塊包裝成原件的命令式什么？FAILCREATUPDATECREATSYMBOLFILEFCURRENT.FILE【選擇】4結構體描述的是內部功能【選擇】5不完整的IF語句

3、實現(xiàn)什么樣的邏輯電路？（時序電路）時序電路=組合電路有儲能元件組合電路=邏輯上輸出總是當前輸入狀態(tài)的函數不完整的IF語句，默認將不完整的只鎖存，股實現(xiàn)的是時序電路【選擇】6，信號的更新時什么時候完整的，跟進程用什么關系？信號的復制要有一個延時，只有在延時以后，才能更新，在進程中，所有信號復制操作幾乎是在同事完成的，且是在執(zhí)行到ENDPROCESS是才會發(fā)生當在進程中存在同一信號有多個復制源實際復制時是最接近ENDPROCESS的語句的信

4、號【選擇】7，對于數據類型中，看了一直接引用而不必聲明的是哪一個？VHDI標準中規(guī)定標準庫STD和工作庫WK是默認打開的BIT數據類型在STD中不必聲明【選擇】8波形文件的后綴名為.vmf；VHDL的文件名后綴是.vhd【選擇】9進行編譯的要求哪三個名字是相同的？工程名，文件名，實體名【選擇？】10，F(xiàn)PGA的結構和工作原理是什么？FPGA即現(xiàn)場可編程門陣列，是大規(guī)?？删幊踢壿嬈骷?，結構為查找表邏輯結構，即可編程的查找表結構，大部分FP

5、GA采用基子SRAM的查找表邏輯形成結構，就是用SRAM來構成邏輯函數發(fā)生器，一個N輸入LUT可以實現(xiàn)N個輸入變量的任何邏輯功能11，EDA的設計流程是什么？當中的綜合是什么樣的過程？當中的關系是否唯一？自頂而下：設計輸入（原理圖HDL文本編輯）綜合FPGACPLD適配時序與功能門級仿真FPGACPLU編程下載硬件測試（綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程）綜合是將電路的高級語言轉換成低級的，可與FPGACPLU的基

6、本結構相映射的網表文件互程序，這種過程不是唯一的，綜合的優(yōu)化也不是單方向的【選擇】12，EDA的設計當中，CPLU的設計流程是什么？原理圖HDL文本編輯輸入功能仿真綜合優(yōu)化綜合后仿真實現(xiàn)時序仿真及驗證調試與加載配置【選擇】13，CPLU通過什么樣的邏輯實現(xiàn)它的邏輯功能？CPLU是基于乘積項的可編程結構實現(xiàn)基邏輯功能，F(xiàn)PGA可編程的查找表結構【選擇】14，IP核設計當中，軟IP核是用VHDL等硬件描述語言的功能塊，并不涉及用什么具體電路

7、元件實現(xiàn)這些功能固IP核是完成了綜合的功能塊，硬IP核提供設計的最終階段產品【選擇】15，信號可不可以帶進程？為什么？信號可以帶進程，在整個結構體內的任何地方都能適用，變量VARIABLE只能在定義的進程中使用【選擇】16，WK工作庫，IEEE常用資源庫，STD，VHDL標準庫【選擇】17在狀態(tài)機編碼中，以為熱嗎編碼方式就是用幾個觸發(fā)器來實現(xiàn)具體幾個狀態(tài)的狀態(tài)機，所用觸發(fā)器最多【名詞解釋】18，LPM參數可設置模塊庫；RTL:寄存器傳輸

8、級2IEEE：常用資源庫的設計庫名；LAB：邏輯陣列塊ASIC:主要指用于某一專門用途的集成電路器件197段共陰極，LED段譯碼器LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLENTITYVECLTSISPTLA:INSTD_LOGIC_VECT(5DOWNTO0)LEDTS:OUTSTD_LOGIC_VECT(6DOWNTO0)ENDARCHITECTUREONEOFVELTSISBEGINPROCESS(

9、A)BEGINCASEAISWHEN”0000”=LEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSNULLENDCASEENDPROCESSENDLFPGA的配置文件又分為bit文件和mcs文件，bit是通過JTAG接口進行配置的，mcs文件是通過SPI或BPI接口進行配置的。20，計數器清零，大于9，清零進位LIBRARYI

10、EEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYCNT10ISPT(CLKRSTEN:INSTD_LOGICCQ:OUTSTD_LOGIC_VECT(3DOWNTO0)COUT:OUTSTD_LOGIC）；ENDCNT10ARCHIECTUREBEHAVOFCNT10ISBENGINPROCESS(CLKRSTEN)VARIABLECQI:STD_LOGI