eda期末知識(shí)點(diǎn)總結(jié)

1、11，用數(shù)據(jù)流描述方式應(yīng)注意的問(wèn)題是什么？1，X狀態(tài)的傳遞問(wèn)題2，限制問(wèn)題數(shù)據(jù)流描述是建立在用并行信號(hào)賦值語(yǔ)句描述的基礎(chǔ)上，當(dāng)語(yǔ)句中一輸入信號(hào)的只發(fā)生變化時(shí)，復(fù)制語(yǔ)句就被激活2，寫出VHDL中描述始終上升沿，下降沿語(yǔ)句（一共8句）下降沿：1，CLK=’0’CLK’LAST_VALUE=”1”2，F(xiàn)ALLING_EDGE(CLK)3CLK’EVENTCLK=’0’4CLK’EVENT(CLK=’0’)(CLK’LAST_VALUE=’1’

2、)上升沿：1，CLK=’1’CLK’LAST_VALUE=”0”2，RISING_EDGE(CLK)3CLK’EVENTCLK=’1’4CLK’EVENT(CLK=’1’)(CLK’LAST_VALUE=’0’)【選擇】3，用原理圖編輯層次化設(shè)計(jì)方法中將已設(shè)計(jì)好的功能模塊包裝成原件的命令式什么？FAILCREATUPDATECREATSYMBOLFILEFCURRENT.FILE【選擇】4結(jié)構(gòu)體描述的是內(nèi)部功能【選擇】5不完整的IF語(yǔ)句

3、實(shí)現(xiàn)什么樣的邏輯電路？（時(shí)序電路）時(shí)序電路=組合電路有儲(chǔ)能元件組合電路=邏輯上輸出總是當(dāng)前輸入狀態(tài)的函數(shù)不完整的IF語(yǔ)句，默認(rèn)將不完整的只鎖存，股實(shí)現(xiàn)的是時(shí)序電路【選擇】6，信號(hào)的更新時(shí)什么時(shí)候完整的，跟進(jìn)程用什么關(guān)系？信號(hào)的復(fù)制要有一個(gè)延時(shí)，只有在延時(shí)以后，才能更新，在進(jìn)程中，所有信號(hào)復(fù)制操作幾乎是在同事完成的，且是在執(zhí)行到ENDPROCESS是才會(huì)發(fā)生當(dāng)在進(jìn)程中存在同一信號(hào)有多個(gè)復(fù)制源實(shí)際復(fù)制時(shí)是最接近ENDPROCESS的語(yǔ)句的信

4、號(hào)【選擇】7，對(duì)于數(shù)據(jù)類型中，看了一直接引用而不必聲明的是哪一個(gè)？VHDI標(biāo)準(zhǔn)中規(guī)定標(biāo)準(zhǔn)庫(kù)STD和工作庫(kù)WK是默認(rèn)打開(kāi)的BIT數(shù)據(jù)類型在STD中不必聲明【選擇】8波形文件的后綴名為.vmf；VHDL的文件名后綴是.vhd【選擇】9進(jìn)行編譯的要求哪三個(gè)名字是相同的？工程名，文件名，實(shí)體名【選擇？】10，F(xiàn)PGA的結(jié)構(gòu)和工作原理是什么？FPGA即現(xiàn)場(chǎng)可編程門陣列，是大規(guī)?？删幊踢壿嬈骷?，結(jié)構(gòu)為查找表邏輯結(jié)構(gòu)，即可編程的查找表結(jié)構(gòu)，大部分FP

5、GA采用基子SRAM的查找表邏輯形成結(jié)構(gòu)，就是用SRAM來(lái)構(gòu)成邏輯函數(shù)發(fā)生器，一個(gè)N輸入LUT可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能11，EDA的設(shè)計(jì)流程是什么？當(dāng)中的綜合是什么樣的過(guò)程？當(dāng)中的關(guān)系是否唯一？自頂而下：設(shè)計(jì)輸入（原理圖HDL文本編輯）綜合FPGACPLD適配時(shí)序與功能門級(jí)仿真FPGACPLU編程下載硬件測(cè)試（綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程）綜合是將電路的高級(jí)語(yǔ)言轉(zhuǎn)換成低級(jí)的，可與FPGACPLU的基

6、本結(jié)構(gòu)相映射的網(wǎng)表文件互程序，這種過(guò)程不是唯一的，綜合的優(yōu)化也不是單方向的【選擇】12，EDA的設(shè)計(jì)當(dāng)中，CPLU的設(shè)計(jì)流程是什么？原理圖HDL文本編輯輸入功能仿真綜合優(yōu)化綜合后仿真實(shí)現(xiàn)時(shí)序仿真及驗(yàn)證調(diào)試與加載配置【選擇】13，CPLU通過(guò)什么樣的邏輯實(shí)現(xiàn)它的邏輯功能？CPLU是基于乘積項(xiàng)的可編程結(jié)構(gòu)實(shí)現(xiàn)基邏輯功能，F(xiàn)PGA可編程的查找表結(jié)構(gòu)【選擇】14，IP核設(shè)計(jì)當(dāng)中，軟IP核是用VHDL等硬件描述語(yǔ)言的功能塊，并不涉及用什么具體電路

7、元件實(shí)現(xiàn)這些功能固IP核是完成了綜合的功能塊，硬IP核提供設(shè)計(jì)的最終階段產(chǎn)品【選擇】15，信號(hào)可不可以帶進(jìn)程？為什么？信號(hào)可以帶進(jìn)程，在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用，變量VARIABLE只能在定義的進(jìn)程中使用【選擇】16，WK工作庫(kù)，IEEE常用資源庫(kù)，STD，VHDL標(biāo)準(zhǔn)庫(kù)【選擇】17在狀態(tài)機(jī)編碼中，以為熱嗎編碼方式就是用幾個(gè)觸發(fā)器來(lái)實(shí)現(xiàn)具體幾個(gè)狀態(tài)的狀態(tài)機(jī)，所用觸發(fā)器最多【名詞解釋】18，LPM參數(shù)可設(shè)置模塊庫(kù)；RTL:寄存器傳輸

8、級(jí)2IEEE：常用資源庫(kù)的設(shè)計(jì)庫(kù)名；LAB：邏輯陣列塊ASIC:主要指用于某一專門用途的集成電路器件197段共陰極，LED段譯碼器LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLENTITYVECLTSISPTLA:INSTD_LOGIC_VECT(5DOWNTO0)LEDTS:OUTSTD_LOGIC_VECT(6DOWNTO0)ENDARCHITECTUREONEOFVELTSISBEGINPROCESS(

9、A)BEGINCASEAISWHEN”0000”=LEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSNULLENDCASEENDPROCESSENDLFPGA的配置文件又分為bit文件和mcs文件，bit是通過(guò)JTAG接口進(jìn)行配置的，mcs文件是通過(guò)SPI或BPI接口進(jìn)行配置的。20，計(jì)數(shù)器清零，大于9，清零進(jìn)位LIBRARYI

10、EEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYCNT10ISPT(CLKRSTEN:INSTD_LOGICCQ:OUTSTD_LOGIC_VECT(3DOWNTO0)COUT:OUTSTD_LOGIC）；ENDCNT10ARCHIECTUREBEHAVOFCNT10ISBENGINPROCESS(CLKRSTEN)VARIABLECQI:STD_LOGI