1異步fifo結構及fpga設計

1、異步異步FIFO結構及結構及FPGA設計設計摘要摘要：首先介紹異步FIFO的概念、應用及其結構，然后分析實現異步FIFO的難點問題及其解決辦法；在傳統設計的基礎上提出一種新穎的電路結構并對其進行綜合仿真和FPGA實現。關鍵詞關鍵詞：異步電路FIFO亞穩(wěn)態(tài)格雷碼1異步異步FIFO介紹介紹在現代的集成電路芯片中，隨著設計規(guī)模的不斷擴大，一個系統中往往含有數個時鐘。多時鐘域帶來的一個問題就是，如何設計異步時鐘之間的接口電路。異步FIFO（Fi

2、rstInFirstOut）是解決這個問題一種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鐘系統之間快速而方便地傳輸實時數據。在網絡接口、圖像處理等方面，異步FIFO得到了廣泛的應用。異步FIFO是一種先進先出的電路，使用在需要產時數據接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個高可靠性、高速的異步FIFO電路便成為一個難點。本文介

3、紹解決這一問題的一種方法。圖1是異步FIFO的結構框圖。由圖1可以看出：整個系統分為兩個完全獨立的時鐘域——讀時鐘域和寫時間域；FIFO的存儲介質為一塊雙端口RAM，可以同時進行讀寫操作。在寫時鐘域部分，由寫地址產生邏輯產生寫控制信號和寫地址；②采用觸發(fā)器來同步異步輸入信號，如圖3中的兩極觸發(fā)器可以將出現亞穩(wěn)態(tài)的幾率降低到一個很小的程度。但是，正如圖3所示，這種方法同時帶來了對輸入信號的一級延時，需要在設計時鐘的時候加以注意。2.2空滿

4、標志的產生滿標志的產生空滿標志的產生FIFO的核心部分。如何正確設計此部分的邏輯，直接影響到FIFO的性能?？諠M標志產生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進修，都不應出現讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標志應該有效，表示此時FIFO已滿，外部電路應對FIFO發(fā)數據。在滿信號有效時寫數據，應根據設計的要求，或保持、或拋棄重發(fā)。同理，空標志的產生也是如此，即：空標志=(|寫地址