樂曲硬件演奏電路設計

1、,樂曲硬件演奏電路設計,制作人：某某某,,,xxx,,CONTENT,一,實驗目的,二,實驗原理,三,實驗內(nèi)容,四,實驗步驟,,實驗目的,學習利用數(shù)控分頻器設計硬件樂曲演奏電路,實驗原理,主系統(tǒng)由3個模塊組成，TONETABA.VHD、NOTETABS.VHD和SPEAKER.VHD。音符的頻率可以由SPEAKERA獲得，這是一個數(shù)控分頻器；音符的持續(xù)時間須根據(jù)樂曲的速度及每個音符的節(jié)拍數(shù)來確定。模塊TONETABA的功能首先是為SPE

2、AKERA提供決定所發(fā)音符的分頻預置數(shù)，而此數(shù)在SPEAKER輸入口停留的時間即為此音符的節(jié)拍值。在NOTETABS中設置了一個8位二進制計數(shù)器（計數(shù)最大值為138），這個計數(shù)器的計數(shù)頻率選為4Hz，即每一計數(shù)值的停留時間為0.25秒，恰為當全音符設為1秒時，四四拍的四分音符持續(xù)時間。,定制NoteTabs模塊中的音符數(shù)據(jù)ROM“music”。注意該例數(shù)據(jù)表中的數(shù)據(jù)位寬、深度和數(shù)據(jù)的表達類型。。最后對該ROM進行仿真，確認音符數(shù)據(jù)已經(jīng)進

3、入ROM中。,根據(jù)給出的樂曲演奏電路原理圖及其各模塊的VHDL描述，在QuartusII上完成全部設計，包括編輯、編譯、綜合和仿真操作等。給出仿真波形，并作出詳細說明。,硬件驗證。先將引腳鎖定，使CLK12MHz與clock9相接，接受12MHz時鐘頻率（用短路帽在clock9接“12MHz”）；CLK8Hz 與clock2相接，接受4Hz頻率；發(fā)音輸出SPKOUT接Speaker；與演奏發(fā)音相對應的簡譜碼輸出顯示可由CODE1在數(shù)碼管

4、1顯示；HIGH1為高八度音指示，可由發(fā)光管D1指示，最后向目標芯片下載適配后的SOF邏輯設計文件。,實驗內(nèi)容,01 新建mif文件,02 LPM_ROM的相關步驟,03 底層文件設計,04 頂層文件設計,05 全程編譯,06 時序仿真,07 引腳鎖定,08 硬件測試,實驗步驟,01 新建mif文件,新建mif文件，寬度是4 bits，深度為256 ，輸入梁祝的數(shù)字樂譜。,02 LPM_ROM的相關步驟,（1）新建block1.bdf

5、.雙擊原理圖輸入界面空白處，輸入LPM_ROM，點擊確定。,（2）器件選擇cyclone器件，輸出文件類型選擇VHDL，并保存，文件名為music.vhd,（3） 設置輸出寬度是4 bits，深度為256。,（4）選擇Mif文件 ，liangzhu.mif ----finish,03 底層文件設計,新建VHDL文件，分別輸入NoteTabs模塊、Speakera模塊、ToneTaba模塊源程序，并保存，文件名分別為NoteTab

6、s.vhd、 Speakera.vhd、ToneTaba.vhd,03 底層文件設計,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY NoteTabs IS PORT ( clk : IN STD_LOGIC; ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWN

7、TO 0) );END;ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSIC --音符數(shù)據(jù)ROM PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0); clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END COMP

8、ONENT;,NoteTabs.vhd,SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0);BEGIN CNT8 : PROCESS(clk, Counter) BEGIN IF Counter=138 THEN Counter Counter , q=>ToneIndex, clock=>clk); END;,03 底層文件設計,LIBRAR

9、Y IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Speakera IS PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC );END;

10、ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC;BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN PreCLK 11 THEN PreCLK <= '1'

11、;; Count4 := "0000"; ELSIF clk'EVENT AND clk = '1' THEN Count4 := Count4 + 1;,Speakera.vhd,END IF; END PROCESS; GenSpkS : PROCESS(PreCLK, Tone)-- 11位可預置計數(shù)器 VARIABLE Count11

12、 : STD_LOGIC_VECTOR (10 DOWNTO 0);BEGIN IF PreCLK'EVENT AND PreCLK = '1' THEN IF Count11 = 16#7FF# THEN Count11 := Tone ; FullSpkS <= '1'; ELSE Count11 := Count11 + 1; FullSpkS <=

13、 '0'; END IF; END IF; END PROCESS; DelaySpkS : PROCESS(FullSpkS)--將輸出再2分頻，展寬脈沖，使揚聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC;BEGIN IF FullSpkS'EVENT AND FullSpkS = '1' THEN Count2

14、:= NOT Count2; IF Count2 = '1' THEN SpkS <= '1'; ELSE SpkS <= '0'; END IF; END IF; END PROCESS;END;,03 底層文件設計,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL

15、;ENTITY ToneTaba IS PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; HIGH : OUT STD_LOGIC; Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0

16、) );END;ARCHITECTURE one OF ToneTaba ISBEGIN Search : PROCESS(Index) BEGIN CASE Index IS -- 譯碼電路，查表方式，控制音調(diào)的預置數(shù),ToneTaba.vhd,WHEN "0000" => Tone Tone Tone Tone Tone Tone Tone Tone Tone

17、Tone Tone Tone Tone NULL; END CASE; END PROCESS;END;,04 頂層文件設計,新建VHDL文件，頂層文件為Songer.vhd,04 頂層文件設計,LIBRARY IEEE; -- 硬件演奏電路頂層設計USE IEEE.STD_LOGIC_1164.ALL;ENTITY Songer IS PORT

18、 ( CLK12MHZ : IN STD_LOGIC; --音調(diào)頻率信號 CLK8HZ : IN STD_LOGIC; --節(jié)拍頻率信號 CODE1 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);-- 簡譜碼輸出顯示 HIGH1 : OUT STD_L

19、OGIC; --高8度指示 SPKOUT : OUT STD_LOGIC );--聲音輸出 END;ARCHITECTURE one OF Songer IS COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC; ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END

20、COMPONENT; COMPONENT ToneTaba,Songer.vhd,PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; HIGH : OUT STD_LOGIC; Tone : OU

21、T STD_LOGIC_VECTOR (10 DOWNTO 0) ); END COMPONENT;COMPONENT Speakera PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC ); END C

22、OMPONENT; SIGNAL Tone : STD_LOGIC_VECTOR (10 DOWNTO 0); SIGNAL ToneIndex : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINu1 : NoteTabs PORT MAP (clk=>CLK8HZ, ToneIndex=>ToneIndex);u2 : ToneTaba PORT MAP (Index=&g