基于fpga的pcb測(cè)試機(jī)硬件電路設(shè)計(jì)

1、基于基于FPGAFPGA的PCBPCB測(cè)試機(jī)硬件電路設(shè)計(jì)測(cè)試機(jī)硬件電路設(shè)計(jì)PCB光板測(cè)試機(jī)基本的測(cè)試原理是歐姆定律，其測(cè)試方法是將待測(cè)試點(diǎn)間加一定的測(cè)試電壓，用譯碼電路選中PCB板上待測(cè)試的兩點(diǎn)，獲得兩點(diǎn)間電阻值對(duì)應(yīng)的電壓信號(hào)，通過(guò)電壓比較電路，測(cè)試出兩點(diǎn)間的電阻或通斷情況。重復(fù)以上步驟多次，即可實(shí)現(xiàn)對(duì)整個(gè)電路板的測(cè)試。由于被測(cè)試的點(diǎn)數(shù)比較多，一般測(cè)試機(jī)都在2048點(diǎn)以上，測(cè)試控制電路比較復(fù)雜，測(cè)試點(diǎn)的查找方法以及切換方法直接影響測(cè)試機(jī)

2、的測(cè)試速度，本文研究了基于FPGA的硬件控制系統(tǒng)設(shè)計(jì)。硬件控制系統(tǒng)硬件控制系統(tǒng)測(cè)試過(guò)程是在上位計(jì)算機(jī)的控制下，控制測(cè)試電路分別打開(kāi)不同的測(cè)試開(kāi)關(guān)。測(cè)試機(jī)系統(tǒng)由以下幾部分構(gòu)成:上位計(jì)算機(jī)PC104、測(cè)試控制邏輯(由FPGA實(shí)現(xiàn))、高壓測(cè)試電路。其中上位機(jī)主要完成人機(jī)交互、測(cè)試算法、測(cè)試數(shù)據(jù)處理以及控制輸出等功能。FPGA控制高壓測(cè)試電路完成對(duì)PCB的測(cè)試過(guò)程。本系統(tǒng)以一臺(tái)PC104為上位計(jì)算機(jī)，以FPGA為核心，通過(guò)PC104總線實(shí)現(xiàn)上位

3、機(jī)對(duì)測(cè)試的控制。測(cè)試系統(tǒng)總體框圖如圖1所示。FPGAFPGA與PC104PC104的接口電路的接口電路TLC2543是TI公司的帶串行控制和11個(gè)輸入端的12位、開(kāi)關(guān)電容逐次逼近型AD轉(zhuǎn)換器。片內(nèi)轉(zhuǎn)換器有高速、高精度和低噪音的特點(diǎn)。TLC2543工作過(guò)程分為兩個(gè)周期：IO周期和轉(zhuǎn)換周期。IO周期由外部時(shí)鐘SCLK決定，延續(xù)8、12或16個(gè)時(shí)鐘周期，同時(shí)進(jìn)行兩種操作:在SCLK上升沿以MSB方式輸入8位數(shù)據(jù)到片內(nèi)寄存器；在SCLK下降沿以

4、MSB方式輸出8、12、16位轉(zhuǎn)換結(jié)果。轉(zhuǎn)換周期在IO周期的最后一個(gè)SCLK下降沿開(kāi)始，直到EOC信號(hào)變高，指示轉(zhuǎn)換完成。為了與TLV5618的IO周期一致，采用了MSB方式，使用CS的16時(shí)鐘傳送的時(shí)序。其操作時(shí)序如圖3所示。由于這兩種器件都是SPI接口，可將這兩器件連接至同一SPI總線，通過(guò)不同的片選信號(hào)對(duì)不同的器件操作。由于SPI接口協(xié)議復(fù)雜，而且從圖3可以看出，這兩種器件的時(shí)序并沒(méi)有用到全部的SPI接口時(shí)序。為了實(shí)現(xiàn)符合以上邏輯