ic課程設計 四位與非門電路設計

1、<p><b>　　電子與信息工程學院</b></p><p>　　I C 課程設計報告</p><p>　　課題一： 四位與非門電路設計 </p><p>　　課題二： 三輸入加法器電路 </p><p>　　專 業(yè) 電子科學與技術 <

2、/p><p>　　班 級 電子1001 </p><p>　　學 號 </p><p>　　學生姓名 </p><p>　　設計時間 2012—2013學年第二學期 </p

3、><p><b>　　目 錄</b></p><p><b>　　目錄2</b></p><p>　　課程一 四位與非門的電路設計4</p><p><b>　　一 概 要4</b></p><p><b>　　二 設計的原理4</

4、b></p><p>　　1 兩輸入與非門4</p><p>　　2 四輸入與非門符號圖及原理4</p><p><b>　　3 電路圖6</b></p><p>　　三、課程設計的過程6</p><p><b>　　1 網(wǎng)表文件6</b></p&

5、gt;<p>　　2 打開網(wǎng)表文件仿真7</p><p><b>　　3 延時分析：8</b></p><p>　　課程二 組合邏輯加法器8</p><p><b>　　一 設計目的8</b></p><p><b>　　二 設計原理8</b><

6、/p><p>　　1 加法器真值表：9</p><p><b>　　2 邏輯圖9</b></p><p><b>　　3 電路圖10</b></p><p>　　三 課程設計的過程10</p><p>　　1 網(wǎng)表文件10</p><p>　

7、　2 打開網(wǎng)表文件仿真11</p><p>　　3 仿真分析（延時分析）12</p><p>　　四 課程設計總結13</p><p>　　課程一 四位與非門的電路設計</p><p><b>　　一 概 要</b></p><p>　　隨著微電子技術的快速發(fā)展，人們生活水平不斷提高，使得

8、科學技術已融入到社會生活中每一個方面。而對于現(xiàn)代信息產(chǎn)業(yè)和信息社會的基礎來講，集成電路是改造和提升傳統(tǒng)產(chǎn)業(yè)的核心技術。隨著全球信息化、網(wǎng)絡化和知識經(jīng)濟浪潮的到來，集成電路產(chǎn)業(yè)的地位越來越重要，它已成為事關國民經(jīng)濟、國防建設、人民生活和信息安全的基礎性、戰(zhàn)略性產(chǎn)業(yè)。</p><p>　　集成電路有兩種。一種是模擬集成電路。另一種是數(shù)字集成電路。本課程設計講的是數(shù)字集成電路版圖設計的基本知識。然而在數(shù)字集成電路中CM

9、OS與非門的制作是非常重要的。 </p><p><b>　　二 設計的原理</b></p><p><b>　　1 兩輸入與非門</b></p><p>　　與非門是與門和非門的結合，先進行與運算，再進行非運算。與運算輸入要求有兩個，如果輸入都用0和1表示的話，那么與運算的結果就是這兩個數(shù)的乘積。如1和1（兩

10、端都有信號），則輸出為1；1和0，則輸出為0；0和0，則輸出為0。與非門的結果就是對兩個輸入信號先進行與運算，再對此與運算結果進行非運算的結果。簡單說，與非與非，就是先與后非。</p><p>　　其真值表和符號如下：</p><p>　　2 四輸入與非門符號圖及原理</p><p>　　當輸入端A、B、C、D中只要有一個為低電平時，就會使與它相連的NMOS管截止

11、，與它相連的PMOS管導通，輸出為高電平；僅當A、B、C、D全為高電平時，才會使四個串聯(lián)的NMOS管都導通，使四個并聯(lián)的PMOS管都截止，輸出為低電平。</p><p>　　其真值表和符號如下：</p><p><b>　　3 電路圖</b></p><p><b>　　三、課程設計的過程</b></p>

12、<p><b>　　1 網(wǎng)表文件</b></p><p>　　首先在orCAD中將上述原理圖繪制出，仿真后確保電路圖正確且能夠實現(xiàn)與非功能，然后生成網(wǎng)表文件。在文本文檔中寫出HSPICE軟件所要求的網(wǎng)表文件，并另存為*.sp文件。</p><p><b>　　網(wǎng)表文件如下：</b></p><p>　　* CMO

13、S YUFEI </p><p>　　.OPTIONS LIST NODE POST</p><p>　　.TRAN 20P 40N</p><p>　　Vdd Vdd 0 5</p><p>　　MNCH_1 Y A 1 1 NCH W=25u L=10n </p><p>　　MNCH_2 1 B Gnd Gn

14、d NCH W=25u L=10n </p><p>　　MNCH_3 3 C 3 3 NCH W=25u L=10n </p><p>　　MNCH_4 3 D Gnd Gnd NCH W=25u L=10n </p><p>　　MPCH_1 Y A Vdd Vdd PCH W=25u L=10n </p><p>　　MPCH_2 Y

15、B Vdd Vdd PCH W=25u L=10n </p><p>　　MPCH_3 Y 3 Vdd Vdd PCH W=25u L=10n </p><p>　　MPCH_4 Y D Vdd Vdd PCH W=25u L=10n </p><p>　　V1 A 0 PULSE .2 4.8 0N 0N 0N 5N 10N</p><p>

16、;　　V2 B 0 PULSE .2 4.8 1N 1N 1N 5N 10N</p><p>　　V3 C 0 PULSE .2 4.8 1N 1N 1N 5N 10N</p><p>　　V4 D 0 PULSE .2 4.8 1N 1N 1N 5N 10N</p><p>　　.measure tran tf trig v(Y) val=4.5 fall=1

17、 targ v(Y) val=0.5 fall=1</p><p>　　.measure tran tr trig v(Y) val=0.5 rise=1 targ v(Y) val=4.5 rise=1</p><p>　　.measure tran tpdr trig v(A) val=2.5 rise=1 targ v(Y) val=2.5 fall=1</p><

18、;p>　　.measure tran tpdf trig v(A) val=2.5 fall=1 targ v(Y) val=2.5 rise=1</p><p>　　.measure tpd param='(tpdr+tpdf)/2'</p><p>　　.MODEL PCH PMOS LEVEL=1</p><p>　　.MODEL NCH

19、 NMOS LEVEL=1</p><p>　　.END </p><p>　　2 打開網(wǎng)表文件仿真</p><p>　　在HSPICE軟件點擊open打開上面的網(wǎng)表文件，仿真，</p><p>　　點擊Avanwaves如下圖所示：</p><p>　　加入輸出波形如圖所示：</p><

20、;p><b>　　3 延時分析：</b></p><p>　　* cmos quanjianqi </p><p>　　.measure tran tf trig v(Y) val=4.5 fall=1 targ v(Y) val=0.5 fall=1</p><p>　　.measure tran tr trig v(Y) val=

21、0.5 rise=1 targ v(Y) val=4.5 rise=1</p><p>　　.measure tran tpdr trig v(A) val=2.5 rise=1 targ v(Y) val=2.5 fall=1</p><p>　　.measure tran tpdf trig v(A) val=2.5 fall=1 targ v(Y) val=2.5 rise=1<

22、;/p><p>　　.measure tpd param='(tpdr+tpdf)/2'</p><p>　　****** transient analysis tnom= 25.000 temp= 25.000 </p><p><b>　　****** </b></p&g

23、t;<p>　　tf= 3.0085E-09 targ= 5.4969E-09 trig= 2.4884E-09</p><p>　　tr= 4.7429E-11 targ= 1.8407E-10 trig= 1.3664E-10</p><p>　　tpdr= 4.1155E-11 targ= 2.5412E-09 trig= 2.500

24、0E-09</p><p>　　tpdf= -8.3466E-09 targ= 1.5341E-10 trig= 8.5000E-09</p><p>　　tpd= -4.1527E-09</p><p>　　課程二 組合邏輯加法器</p><p><b>　　一 設計目的</b></p><

25、;p>　　1、掌握用SSI器件實現(xiàn)全加器的方法。 </p><p>　　2、掌握用MSI組合邏輯器件實現(xiàn)全加器的方法。 </p><p>　　3、掌握集成加法器的應用。</p><p><b>　　二 設計原理</b></p><p>　　組合邏輯電路是數(shù)字電路中最常見的邏輯電路之一。組合邏輯電路的特點，就是在任意

26、時刻電路的輸出僅取決于該時刻的輸入信號，而與信號作用前電路所處的狀態(tài)無關。本實驗是根據(jù)給定的邏輯功能，設計出實現(xiàn)這些功能的組合邏輯電路。</p><p>　　不考慮低位進位，只本位相加，稱半加。實現(xiàn)半加的電路，為半加器。考慮低位進位的加法稱為全加。實現(xiàn)全加的電路，為全加器。實現(xiàn)三個輸入變量（一位二進制數(shù)）全加運算功能的電路稱為1位全加器。實現(xiàn)多位二進制數(shù)相加有串行多位加法和并行多位加法兩種形式，其中比較簡單的一種

27、電路是采用多個1位全加器并行相加，逐位進位的方式。</p><p><b>　　1 加法器真值表：</b></p><p><b>　　2 邏輯圖</b></p><p><b>　　3 電路圖</b></p><p>　　三 課程設計的過程</p><p

28、><b>　　1 網(wǎng)表文件</b></p><p>　　首先在orCAD中將上述原理圖繪制出，仿真后確保電路圖正確且能夠實現(xiàn)與非功能，然后生成網(wǎng)表文件。在文本文檔中寫出HSPICE軟件所要求的網(wǎng)表文件，并另存為*.sp文件。</p><p><b>　　網(wǎng)表文件如下：</b></p><p>　　* CMOS ad

29、der3 </p><p>　　.OPTIONS LIST NODE POST</p><p>　　.TRAN 200P 50N</p><p>　　Vdd Vdd 0 5V</p><p>　　MNCH_10 10 A 5 5 NCH L=2.5U W=25U </p><p>　　MNCH_20 5 B Gn

30、d Gnd NCH L=2.5U W=25U </p><p>　　MNCH_5 20 B Gnd Gnd NCH L=2.5U W=25U </p><p>　　MNCH_6 9 10 20 20 NCH L=2.5U W=25U </p><p>　　MNCH_CARRY 20 A Gnd Gnd NCH L=2.5U W=25U </p>

31、<p>　　MNCH_8 20 B Gnd Gnd NCH L=2.5U W=25U </p><p>　　MNCH_9 20 C Gnd Gnd NCH L=2.5U W=25U </p><p>　　MNCH_10 9 C 110 110 NCH L=2.5U W=25U </p><p>　　MNCH_11 110 A 15 15 NCH L

32、=2.5U W=25U </p><p>　　MNCH_12 15 B Gnd Gnd NCH L=2.5U W=25U </p><p>　　MNCH_110 CARRY 10 Gnd Gnd NCH L=2.5U W=25U </p><p>　　MNCH_120 sum 9 Gnd Gnd NCH L=2.5U W=25U </p>&l

33、t;p>　　MNCH_1 20 A Gnd Gnd NCH L=2.5U W=25U </p><p>　　MNCH_2 10 C 20 20 NCH L=2.5U W=25U </p><p>　　MPCH_10 8 B Vdd Vdd PCH L=2.5U W=25U </p><p>　　MPCH_11 11 B 12 12 PCH L=2.5U

34、W=25U </p><p>　　MPCH_12 9 C 11 11 PCH L=2.5U W=25U </p><p>　　MPCH_110 sum 9 Vdd Vdd PCH L=2.5U W=25U </p><p>　　MPCH_120 CARRY 10 Vdd Vdd PCH L=2.5U W=25U </p><p>　　

35、MPCH_1 10 A 2 2 PCH L=2.5U W=25U </p><p>　　MPCH_2 2 B 1 1 PCH L=2.5U W=25U </p><p>　　MPCH_10 1 B Vdd Vdd PCH L=2.5U W=25U </p><p>　　MPCH_20 10 C 1 1 PCH L=2.5U W=25U </p>

36、<p>　　MPCH_5 1 A Vdd Vdd PCH L=2.5U W=25U </p><p>　　MPCH_6 8 C Vdd Vdd PCH L=2.5U W=25U </p><p>　　MPCH_CARRY 8 A Vdd Vdd PCH L=2.5U W=25U </p><p>　　MPCH_8 12 A 8 8 PCH L=2.

37、5U W=25U </p><p>　　MPCH_9 9 10 8 8 PCH L=2.5U W=25U </p><p>　　V1 A 0 PULSE .2 4.8 0N 0N 0N 5N 10N</p><p>　　V2 B 0 PULSE .2 4.8 0N 0N 0N 5N 10N</p><p>　　V10 C 0 PULSE

38、 .2 4.8 0N 0N 0N 5N 10N</p><p>　　.measure tran tf trig v(SUM) val=20.5 fall=1 targ v(SUM) val=0.5 fall=1</p><p>　　.measure tran tr trig v(SUM) val=0.5 rise=1 targ v(SUM) val=20.5 rise=1</p&g

39、t;<p>　　.measure tran tpdr trig v(SUM) val=2.5 rise=1 targ v(SUM) val=2.5 fall=1</p><p>　　.measure tran tpdf trig v(B) val=2.5 fall=1 targ v(SUM) val=2.5 rise=1</p><p>　　.measure tpd para

40、m='(tpdr+tpdf)/2'</p><p>　　.MODEL PCH PMOS LEVEL=1 </p><p>　　.MODEL NCH NMOS LEVEL=1 </p><p><b>　　.END</b></p><p>　　2 打開網(wǎng)表文件仿真</p><p>　

41、　在HSPICE軟件點擊open打開上面的網(wǎng)表文件，仿真，如下圖所示：</p><p>　　點擊Avanwaves加入輸出波形如圖所示：</p><p>　　3 仿真分析（延時分析）</p><p>　　* cmos quanjianqi </p><p>　　.measure tran tf trig v(SUM) val=20.5 fal

42、l=1 targ v(SUM) val=0.5 fall=1</p><p>　　.measure tran tr trig v(SUM) val=0.5 rise=1 targ v(SUM) val=20.5 rise=1</p><p>　　.measure tran tpdr trig v(SUM) val=2.5 rise=1 targ v(SUM) val=2.5 fall=1&

43、lt;/p><p>　　.measure tran tpdf trig v(B) val=2.5 fall=1 targ v(SUM) val=2.5 rise=1</p><p>　　.measure tpd param='(tpdr+tpdf)/2'</p><p>　　****** transient analysis

44、 tnom= 25.000 temp= 25.000 </p><p><b>　　****** </b></p><p>　　tf= 3.0085E-09 targ= 5.4969E-09 trig= 2.4884E-09</p><p>　　tr= 4.7429E-11 targ= 1.8407E-1

45、0 trig= 1.3664E-10</p><p>　　tpdr= 4.1155E-11 targ= 2.5412E-09 trig= 2.5000E-09</p><p>　　tpdf= -8.3466E-09 targ= 1.5341E-10 trig= 8.5000E-09</p><p>　　tpd= -4.1527E-09&l

46、t;/p><p><b>　　四 課程設計總結</b></p><p>　　通過本次課程設計，使用了電路設計與仿真軟件HSPICE，并練習用網(wǎng)表文件來描述模擬電路，用MOS器件來設計四位邏輯輸入與非門電路，使我對HSPICE軟件 有一個更深層次的認識。</p><p>　　做課程設計同時也是對課本知識的鞏固和加強，由于課本上的知識太多平時課間的學習

47、并不能很好的理解和運用而且考試內容有限，所以在這次課程設計過程中對整個數(shù)字芯片全定制設計流程有了一個總體的認識。學會了數(shù)字集成電路中MOS管參數(shù)的設計。我們更加明白了很多比如說寄生電容包含幾部分，分別怎么計算還有寄生電容對芯片功耗和延時的影響及估算等課堂上學過又很模糊的東西。 印象最深的是版圖設計當中遇到了非常多的問題由于第一次接觸版圖又沒有認真閱讀數(shù)據(jù)手冊。版圖繪制過程中出現(xiàn)了很多規(guī)則上的錯誤導致后面規(guī)則檢查不能通過。 平時看課本時

48、有時問題老是弄不懂做完課程設計那些問題就迎刃而解了。而且還可以記住很多東西。比如超前加法器如何實現(xiàn)超前進位的通過動手實踐讓我對其結構映象深刻原理更加明白了。通過這次課程設計使我懂得了理論與實際相結合是很重要的只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，從而提高自己的實際動手能力和獨立思考的能力。認識來源于實踐，實踐是認識的動力和最終目的，實踐是檢驗真理的唯一標準。 在設計過程中會經(jīng)常會遇到這樣那樣的