fpga課程設(shè)計(jì)報告---采用ram實(shí)現(xiàn)計(jì)數(shù)器及fpga功能驗(yàn)證

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文檔簡介

1、　　FPGA課程設(shè)計(jì)報告　　題目：采用RAM實(shí)現(xiàn)計(jì)數(shù)器及FPGA功能驗(yàn)證　　院系：電子工程學(xué)院 　　專業(yè)班級： 　　學(xué)生姓名：

2、　　導(dǎo)師姓名： 　　起止時間：2012-06-18至2012-06-29　　2012年 07 月 01 日　　FPGA課程設(shè)計(jì)報告提綱　　任務(wù)　　用一個10

3、5;8的雙口RAM完成10個8位計(jì)數(shù)器，計(jì)數(shù)器的初值分別為1~10，時鐘頻率為1MHz，計(jì)數(shù)器計(jì)數(shù)頻率為1Hz。　　用FPGA開發(fā)板上的按鍵作為計(jì)數(shù)器計(jì)數(shù)值的輸出選擇控制，數(shù)碼管（或led）作為選擇計(jì)數(shù)器的計(jì)數(shù)值輸出。　　目的　　采用RAM實(shí)現(xiàn)計(jì)數(shù)器及FPGA功

4、能驗(yàn)證　　使用環(huán)境 (軟件/硬件環(huán)境，設(shè)備等)　　前仿 modelsim 　　后仿 modelsim 　　FPGA課程設(shè)計(jì)詳細(xì)內(nèi)容　　4.1 技術(shù)規(guī)范

5、　　1、先由RAM的數(shù)據(jù)讀控制端在10個RAM地址中預(yù)置的8位初值。 　　2、將RAM存儲的數(shù)據(jù)作為計(jì)數(shù)器的初始值，由計(jì)數(shù)器的控制端和分頻器分頻的時鐘信號1Hz控制開始計(jì)數(shù)，暫停鍵暫停計(jì)數(shù)并同時存入RAM中賦計(jì)數(shù)器初始值的存儲單元。　　3、雙端口RAM為10×8RAM由一個地址切換鍵按順序切換1~10個地址端口。<

6、p>　　4．系統(tǒng)工作流程：切換端口 →→ RAM預(yù)置初始值 →→ 讀出數(shù)據(jù) →→　　開始計(jì)數(shù) →→ 七段顯示譯碼器譯碼 →→ 輸出到數(shù)碼管顯示。　　分頻：將時鐘頻率為1MHz分頻為計(jì)數(shù)器計(jì)數(shù)頻率1Hz，用來進(jìn)行秒計(jì)時。　　4.2 設(shè)計(jì)方案，功能驗(yàn)證方案，以及電路設(shè)計(jì)源代碼，功能仿真激勵源代碼及功能仿真

7、結(jié)果報告：　　1、 RAM的功能模塊：　　wr　　rd　　addr_in[3:0]　　din [7:0] d

8、out[7:0]　　RAM：reg [7:0] ram[10:1] 10×8的RAM存儲陣列10個字每個子8位　　輸入端輸入地址 addr_in[3:0]；　　輸入數(shù)據(jù) din[7:0]；　　上升沿有效寫入信號 wr；

9、;　　輸出數(shù)據(jù) dout[7:0]；　　上升沿有效讀信號 rd；　　RAM的地址切換：雙端口RAM為10×8RAM由地址切換鍵按順序切換1~10個地址端口　　程序：　　input wr,rd;<

10、p>　　input reset,clk_1mhz;　　input addr_in;　　wire[3:0] addr_in;　　input[7:0] din;　　wire[7:0] din;　　output[7:0] dout

11、;　　reg[7:0] dout;　　reg[7:0]mem[10 :1];　　always@(posedge clk_1mhz ,negedge reset )　　begin　　if(!r

12、eset)　　begin　　mem[1]<=8'd1;mem[2]<=8'd2;　　mem[3]<=8'd3;mem[4]<=8'd4;　　mem[5]<=8'd5

13、;mem[6]<=8'd6;　　mem[7]<=8'd7;mem[8]<=8'd8;　　mem[9]<=8'd9;mem[10]<=8'd10;　　end　　els

14、e if(wr == 1 && rd == 0)　　mem[addr_in] <= din;　　else if(rd == 1 && wr == 0)　　dout <= mem[addr_in] ;　　end&

15、lt;/b>　　Endmodule　　激勵模塊：module test;　　reg clk_1mhz,wr,rd,reset;　　reg [7:0] din;　　reg [3:0] a

16、ddr_in;　　wire[7:0] dout;　　ram ram(wr,rd,reset,dout,clk_1mhz,din,addr_in); 　　initial　　begin</p

17、>　　reset=1'd1;clk_1mhz=1'd0;　　wr=1'd0;rd=1'd0;　　addr_in=4'd0;　　#2 reset=1'd0;　　#2 rd=1'd1;<

18、/p>　　#2 addr_in=4'd0;#2 addr_in=4'd1;　　#2 addr_in=4'd2;#2 addr_in=4'd3;#2 addr_in=4'd4;　　#2 addr_in=4'd5;#2 addr_in=4'd6;#2 addr_in=4

19、9;d7;　　#2 addr_in=4'd8;#2 addr_in=4'd9;#2 addr_in=4'd10;　　#3 rd=1'd0;wr=1'd1;　　din=8'd60;　　#3 din=8'd20;#3 d

20、in=8'd25;#3 din=8'd10;#3 din=8'd6;　　end 　　always 　　forever begin　　#1 clk_1mhz = ~clk

21、_1mhz;　　end　　Endmodule　　2、計(jì)數(shù)器的功能模塊：　　rd　　clk_1hz&

22、lt;/b>　　dout [7:0]din[7:0]　　start　　stopcount_reset　　計(jì)數(shù)：開始計(jì)數(shù) start　　計(jì)數(shù)器復(fù)位 count_reset；<

23、/p>　　計(jì)數(shù)輸出 din[7:0]；　　計(jì)數(shù)暫停 stop；　　程序： module JSQ( dout, start,stop,din, clk_1hz,count_reset);　　output [7:0] din;　　input [7:

24、0] dout;　　input start,stop, clk_1hz,count_reset;　　reg [7:0] din;　　always @(posedge clk_1hz)　　begin <p&

25、gt;　　if(!count_reset)din=dout;　　else　　if(din==8'd255) din = 8'd0;　　else if((start == 1) && (stop == 0)) din = din+1

26、;　　else din=din;　　end 　　endmodule　　激勵模塊： module test;　　wire [7:0] din;</p

27、>　　reg [7:0] dout;　　reg start,stop, clk_1hz,count_reset;　　JSQ ff( dout, start,stop,din, clk_1hz,count_reset);　　initial</p

28、>　　begin　　stop=1'd0;　　start=1'd0;　　clk_1hz=1'd0;　　count_reset=1'd0;

29、;　　#2 dout=8'd1;　　#3 count_reset=~count_reset;　　#2 start=1'd1;　　#30 start=~start;　　#1 dout=8'd9;　　#3 co

30、unt_reset=~count_reset;　　#2 start=1'd1;　　end 　　always 　　forever begin　　#

31、1 clk_1hz = ~clk_1hz;　　end　　endmodule 　　3、’數(shù)碼管的顯示功能模塊：　　din[7:0] dout[7:0] &

32、lt;p>　　Reset 復(fù)位時三位數(shù)碼管顯示為000.　　程序：module SMG(dout,hex_b,hex_s, hex_g);　　input[7:0] dout;　　output [7:0] hex_b;　　output [7:0] hex_s;&l

33、t;/p>　　output [7:0] hex_g; 　　reg [7:0] hex_b;　　reg [7:0] hex_s;　　reg [7:0] hex_g;　　reg [3:0] dout_b; &l

34、t;p>　　reg [3:0] dout_s;　　reg [3:0] dout_g;　　always @(dout ) 　　begin　　begin 　　dout_b = d

35、out/100; 　　dout_s = dout/10; 　　dout_g = dout%10;　　case(dout_b)　　4'd0:hex_b = 8'hC0;　　4'd1:hex_b = 8&#

36、39;hF9;　　4'd2:hex_b = 8'hA4;　　4'd3:hex_b = 8'hB0;　　4'd4:hex_b = 8'h99;　　4'd5:hex_b = 8'h92;&

37、lt;p>　　4'd6:hex_b = 8'h82;　　4'd7:hex_b = 8'hf8;　　4'd8:hex_b = 8'h80;　　4'd9:hex_b = 8'h90; 　　default:

38、hex_b = 8'hC0;　　endcase　　case(dout_s)　　4'd0:hex_s = 8'hC0;　　4'd1:hex_s = 8'hF9;<p

39、>　　4'd2:hex_s = 8'hA4;　　4'd3:hex_s = 8'hB0;　　4'd4:hex_s = 8'h99;　　4'd5:hex_s = 8'h92;　　4'd6:hex_s

40、 = 8'h82;　　4'd7:hex_s = 8'hf8;　　4'd8:hex_s = 8'h80;　　4'd9:hex_s = 8'h90; 　　default: hex_s = 8'hC0;</p

41、>　　endcase　　case(dout_g)　　4'd0:hex_g = 8'hC0;　　4'd1:hex_g = 8'hF9;　　4'd2:hex_g = 8&

42、#39;hA4;　　4'd3:hex_g = 8'hB0;　　4'd4:hex_g = 8'h99;　　4'd5:hex_g = 8'h92;　　4'd6:hex_g = 8'h82;

43、　　4'd7:hex_g = 8'hf8;　　4'd8:hex_g = 8'h80;　　4'd9:hex_g = 8'h90;　　default: hex_g = 8'hC0;

44、endcase　　end　　end　　Endmodule　　激勵模塊：<

45、;p>　　module test;　　reg[7:0] dout;　　wire [7:0] hex_b;　　wire [7:0] hex_s;　　wire [7:0] hex_g; 　　SMG smg(dout ,

46、 hex_b,hex_s, hex_g);　　initial　　begin　　dout=8'd0;　　#2 dout= 8'd9;

47、　　#2 dout= 8'd99;　　#2 dout= 8'd199;　　end　　endmodule　　4、分頻器功能模塊：　　clk

48、　　clk_1hz//clk_1mhz　　分頻：將時鐘頻率為50MHz分頻為計(jì)數(shù)器計(jì)數(shù)頻率1Hz，用來進(jìn)行秒計(jì)時。　　分頻：將時鐘頻率為50MHz分頻為計(jì)數(shù)器計(jì)數(shù)頻率1MHz，用來進(jìn)行ram控制輸入、輸出。　　分頻：時鐘信號clk；

49、;　　分頻信號 clk_1hz、clk_1mhz；　　程序：　　module FPQ(clk,clk_1hz,clk_1mhz,reset);　　input clk;　　input reset;

50、;　　output clk_1hz,clk_1mhz;　　reg clk_1hz,clk_1mhz;　　reg [29:0] cnt;　　reg [4:0] cnt1;　　//???　　alw

51、ays @(posedge clk, negedge reset) 　　begin　　if(!reset)　　begin　　clk_1mhz = 0; cnt1 <= 5'd0;

52、　　end　　else 　　if(cnt1 == 5'd25)　　begin　　cnt1 <= 5&#

53、39;b0;　　clk_1mhz <= ~clk_1mhz;　　end　　else 　　cnt1 <= cnt1 +1'b1;<

54、b>　　end　　always @(posedge clk,negedge reset) 　　begin　　if(!reset)　　begin

55、　　clk_1hz = 0; cnt <= 30'd0;　　end　　else 　　if(cnt == 30'd2500_0000)　　b

56、egin　　cnt <= 30'b0;　　clk_1hz <= ~clk_1hz;　　end　　else 　　cn

57、t <= cnt +1'b1;　　end　　endmodule　　激勵模塊：module test;　　reg clk,reset;　　wi

58、re clk_1hz,clk_1mhz;　　FPQ FRQ1(clk,clk_1hz,clk_1mhz,reset);　　initial　　begin　　clk=1'd0

59、;　　reset =1'd0;　　#9 reset=1'd1;　　end　　always　　begi

60、n　　#1 clk=~clk;　　end 　　endmodule 　　5、總體模塊：　　總程序：module ram(wr,rd,

61、clk,start,stop,reset,dout,clk_1hz,clk_1mhz,count_reset,din,addr_in, hex_b,hex_s, hex_g);　　input wr,rd;　　input clk;　　input start,stop,reset,count_reset;</p

62、>　　input addr_in;　　wire[3:0] addr_in;　　output[wordlength - 1:0] din;　　reg[wordlength - 1:0] din;　　output[wordlength - 1:0]

63、 dout;　　reg[wordlength - 1:0] dout;　　output clk_1hz,clk_1mhz;　　reg clk_1hz,clk_1mhz;　　reg[wordlength - 1:0]mem[addrlength :1];

64、;　　reg [29:0] cnt;　　reg [4:0] cnt1;　　parameter wordlength = 8;　　parameter addrlength = 10;　　output [7:0] hex_b;&

65、lt;p>　　output [7:0] hex_s;　　output [7:0] hex_g; 　　reg [7:0] hex_b;　　reg [7:0] hex_s;　　reg [7:0] hex_g;

66、reg [3:0] dout_b; 　　reg [3:0] dout_s;　　reg [3:0] dout_g;　　//分頻器　　always @(posedge clk, negedge reset) &

67、lt;p>　　begin　　if(!reset)　　begin　　clk_1mhz = 0; cnt1 <= 5'd0;　　end<

68、/p>　　else 　　if(cnt1 == 5'd25)　　begin　　cnt1 <= 5'b0;　　clk_1mhz <= ~clk_

69、1mhz;　　end　　else 　　cnt1 <= cnt1 +1'b1;　　end　　always

70、 @(posedge clk,negedge reset) 　　begin　　if(!reset)　　begin　　clk_1hz = 0; cnt <= 30'd0;</

71、p>　　end　　else 　　if(cnt == 30'd2500_0000)　　begin　　cnt <= 30

72、'b0;　　clk_1hz <= ~clk_1hz;　　end　　else 　　cnt <= cnt +1'b1;<b&

73、gt;　　end　　//RAM　　always@(posedge clk_1mhz ,negedge reset )　　begin　　if(!reset)

74、　　begin　　mem[1]<=8'd1;mem[2]<=8'd2;　　mem[3]<=8'd3;mem[4]<=8'd4;　　mem[5]<=8'd5;mem[6]<=8

75、9;d6;　　mem[7]<=8'd7;mem[8]<=8'd8;　　mem[9]<=8'd9;mem[10]<=8'd10;　　end　　else if(wr == 1 &am

76、p;& rd == 0)　　mem[addr_in] <= din;　　else if(rd == 1 && wr == 0)　　dout <= mem[addr_in] ;　　end</p&

77、gt;　　//計(jì)數(shù)器 　　always@(posedge clk_1hz ,negedge count_reset)　　begin 　　if(!count_reset) din = 8'd0;<

78、/p>　　else if( rd ) din = dout;　　else if(din==8'd255) din = 8'd0;　　else if((start == 1) && (stop == 0)) din = din+1;

79、;　　else din=din;　　end 　　// 數(shù)碼管顯示　　always @(dout or reset) 　　begin

80、　　if(!reset)　　begin 　　hex_b = 8'hC0;　　hex_s = 8'hC0;　　hex_g = 8'hC0;<b&g

81、t;　　end　　else 　　begin 　　dout_b = din/100; 　　dout_s = din/10; 　　dout_g = din%

82、10;　　case(dout_b)　　4'd0:hex_b = 8'hC0;　　4'd1:hex_b = 8'hF9;　　4'd2:hex_b = 8'hA4;　　4'd3:

83、hex_b = 8'hB0;　　4'd4:hex_b = 8'h99;　　4'd5:hex_b = 8'h92;　　4'd6:hex_b = 8'h82;　　4'd7:hex_b = 8'hf8;&l

84、t;/p>　　4'd8:hex_b = 8'h80;　　4'd9:hex_b = 8'h90; 　　default: hex_b = 8'hC0;　　endcase

85、　　case(dout_s)　　4'd0:hex_s = 8'hC0;　　4'd1:hex_s = 8'hF9;　　4'd2:hex_s = 8'hA4;　　4'd3:hex_s = 8'hB0;</p

86、>　　4'd4:hex_s = 8'h99;　　4'd5:hex_s = 8'h92;　　4'd6:hex_s = 8'h82;　　4'd7:hex_s = 8'hf8;　　4&#

87、39;d8:hex_s = 8'h80;　　4'd9:hex_s = 8'h90; 　　default: hex_s = 8'hC0;　　endcase　　case(dout_g)

88、　　4'd0:hex_g = 8'hC0;　　4'd1:hex_g = 8'hF9;　　4'd2:hex_g = 8'hA4;　　4'd3:hex_g = 8'hB0;　　4'd4

89、:hex_g = 8'h99;　　4'd5:hex_g = 8'h92;　　4'd6:hex_g = 8'h82;　　4'd7:hex_g = 8'hf8;　　4'd8:hex_g = 8'h80;&

90、lt;/p>　　4'd9:hex_g = 8'h90;　　default: hex_g = 8'hC0;　　endcase　　end<b&

91、gt;　　end　　endmodule　　4.3 綜合及布局布線報告和引腳分布報告　　管腳圖：　　To assignment name value

92、 enable　　clkLocation PIN_N2Yes　　addr_in[0]Location PIN_U3Yes　　addr_in[1]Location PIN_U4Yes　　addr_in[

93、2]Location PIN_V1Yes　　addr_in[3]Location PIN_V2Yes　　count_resetLocation PIN_N23Yes　　hex_b[0]Location PIN_AB23Yes&

94、lt;/p>　　hex_b[1]Location PIN_V22 Yes　　hex_b[2]Location PIN_AC25Yes　　hex_b[3]Location PIN_AC26Yes　　hex_b[4]

95、Location PIN_AB26Yes　　hex_b[5]Location PIN_AB25Yes　　hex_b[6]Location PIN_Y24 Yes　　hex_g[0]Location PIN_AF10Yes&

96、lt;/p>　　hex_g[1]Location PIN_AB12Yes　　hex_g[2]Location PIN_AC12Yes　　hex_g[3]Location PIN_AD11Yes　　hex_g[4]Loc

97、ation PIN_AE11Yes　　hex_g[5]Location PIN_V14Yes　　hex_g[6]Location PIN_V13Yes　　hex_s[0]Location PIN_V20Yes

98、　　hex_s[1]Location PIN_V21Yes　　hex_s[2]Location PIN_W21Yes　　hex_s[3]Location PIN_Y22Yes　　hex_s[4]Location

99、 PIN_AA24Yes　　hex_s[5]Location PIN_AA23Yes　　hex_s[6]Location PIN_AB24Yes　　rdLocation PIN_N25Yes　　res

100、etLocation PIN_G26Yes　　startLocation PIN_N26Yes　　stopLocation PIN_P25Yes　　wrLocation PIN_AE14Yes<p

101、>　　4.6 后仿真結(jié)果報告　　前仿真圖：　　后仿真結(jié)果報告　　4.7 硬件測試結(jié)果報告　　下載到實(shí)驗(yàn)板上可實(shí)現(xiàn)四位地址切換對應(yīng)1~10個地址　　w

102、r鍵用來讀取RAM中的數(shù)據(jù)到計(jì)數(shù)器　　start鍵開始計(jì)數(shù)　　Stop鍵停止計(jì)數(shù)　　Rd將數(shù)讀入到RAM對應(yīng)的存儲單元中　　Reset清零　　Count_

103、reset計(jì)數(shù)器清零　　切換地址并用RD讀出RAM中各地址中數(shù)據(jù)顯示到數(shù)碼管上。　　4.8 對結(jié)果和結(jié)論的問題討論　　最后的實(shí)驗(yàn)結(jié)果很好的實(shí)現(xiàn)了該試驗(yàn)的要求。　　課程設(shè)計(jì)的心得體會　　在本次的

104、課程設(shè)計(jì)報告中我學(xué)會了如何使用modesim和quartus軟件進(jìn)行電路的驗(yàn)證和仿真。在電路的設(shè)計(jì)初始時刻，我沒有理解清楚題意，盲目的進(jìn)行對電路的模塊進(jìn)行設(shè)計(jì)。結(jié)果在最后的設(shè)計(jì)綜合的時候，雖然程序已經(jīng)很好的工作，但是讓老師檢查的時候卻不符合老師的要求，著實(shí)郁悶了一把。正好有個小組里一個同學(xué)已經(jīng)驗(yàn)收了，我就將她的程序拷貝過來，仔細(xì)分析了一下，換了另個思路，發(fā)現(xiàn)原來是自己沒有很好的利用RAM的存儲，經(jīng)過一天的程序調(diào)整以及整體思路的調(diào)整，最后

105、終于很好的將程序完成。還有剛開始的時候嘗試用一個按鍵觸發(fā)地址的選擇，出現(xiàn)了問題，和大家討論最終確定了有四位地址選擇地址，很好的解決了問題，從設(shè)計(jì)中不斷的發(fā)現(xiàn)問題，最后一一將問題解決也是一件樂趣。　　在時鐘的設(shè)計(jì)方面，盡量避免時鐘延遲，因?yàn)橐患壯舆t可能導(dǎo)致后面模塊　　現(xiàn)以外而不可避免的錯誤，所以在設(shè)計(jì)時，要細(xì)致認(rèn)真的設(shè)計(jì)時鐘信號。且，

106、　　在每個使用的if語句過程中，要盡量與else進(jìn)行匹配，以免產(chǎn)生鎖存。　　在使用verilog HDL進(jìn)行電路代碼的書寫時，應(yīng)該首先總體的設(shè)計(jì)電路的總體輸入和輸出引腳。并且定義它們的作用。這樣我們就可以在宏觀上對自己設(shè)計(jì)的電路有了一個整體的理解，不至于在自己設(shè)計(jì)的時候出現(xiàn)對電路的盲目理解。　　在定義了引腳后，我們應(yīng)該對電路進(jìn)行模塊化

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