集成電路綜合課程設(shè)計

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文檔簡介

1、　　課程設(shè)計　　開課學(xué)期： 2013-2014學(xué)年第一學(xué)期 　　課程名稱：集成電路綜合課程設(shè)計 　　學(xué) 院： 　　專業(yè)： <p&

2、gt;　　班級： 　　學(xué) 號： 　　姓名： 　　任課教師： 　　2013 年 9 月 11 日

3、　一、課程設(shè)計目的3　　二、設(shè)計要求3　　3　　三、設(shè)計基本原理3　　四、設(shè)計設(shè)計分析4　　五，設(shè)計實現(xiàn)過程5<p

4、>　　A.電路設(shè)計5　　B.綜合過程5　　C.結(jié)果8　　五.總結(jié)及感想9　　附件：23

5、　　設(shè)計目的　　利用verilogHDL設(shè)計數(shù)字電路異步FIFO,通過對verilogHDL的學(xué)習(xí)，掌握一些基本的知識，本次課程設(shè)計的安排旨在提升學(xué)生的動手能力，加強大家對專業(yè)理論知識的理解和實際運用，加強大家的自學(xué)能力，為大家做畢業(yè)設(shè)計做很好的鋪墊。&l

6、t;b>　　設(shè)計要求　　遵循RTL設(shè)計規(guī)則，利用VerilogHDL 設(shè)計數(shù)字電路異步FIFO.異步FIFO具有讀寫兩個時鐘，讀時鐘100MHz，寫時鐘50MHz。RTL為可綜合設(shè)計，需要考慮不同時鐘領(lǐng)域的同步設(shè)計，具有空滿標(biāo)志產(chǎn)生邏輯，并且根據(jù)空滿標(biāo)志進行讀寫數(shù)據(jù)及讀寫使能等邏輯控制。根據(jù)RTL設(shè)計，編寫驗證環(huán)境，即testbench，在testbenc

7、h中測試異步FIFO的讀寫功能是否正確。異步FIFO寫數(shù)據(jù)由testbench產(chǎn)生。編寫一定的測試向量，來測試覆蓋所設(shè)計的異步FIFO各項功能及指標(biāo)。將異步FIFO RTL在DC環(huán)境中進行綜合，編寫約束文件，給出最終的綜合結(jié)果，包括面積報告，網(wǎng)表及時序報告。約束文件中，讀寫時鐘要求見上，輸入延遲為寫時鐘周期的一半，輸出延遲為讀時鐘周期的1/3,其他約束要求根據(jù)RTL設(shè)計自己確定。&l

8、t;b>　　設(shè)計基本原理　　從硬件的觀點來看，就是一塊數(shù)據(jù)內(nèi)存。它有兩個端口，一個用來寫數(shù)據(jù)，就是將數(shù)據(jù)存入FIFO；另一個用來讀數(shù)據(jù)，也就是將數(shù)據(jù)從FIFO當(dāng)中取出。與FIFO操作相關(guān)的有兩個指針，寫指針指向要寫的內(nèi)存部分，讀指針指向要讀的內(nèi)存部分。FIFO控制器通過外部的讀寫信號控制這兩個指針移動，并由此產(chǎn)生FIFO空信號或滿信號。<p

9、>　　對于異步FIFO而言，數(shù)據(jù)是由某一個時鐘域的控制信號寫入FIFO，而由另一個時鐘域的控制信號將數(shù)據(jù)讀出FIFO。也就是說，讀寫指針的變化動作是由不同的時鐘產(chǎn)生的。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針信號對FIFO的滿狀態(tài)或空狀態(tài)進行正確的判斷。　　設(shè)計分析　　在數(shù)字集成電路中，觸發(fā)

10、器要滿足setup/hold的時間要求。當(dāng)一個信號被寄存器鎖存時，如果信號和時鐘之間不滿足這個要求，Q端的值是不確定的，并且在未知的時刻會固定到高電平或低電平。這個過程稱為亞穩(wěn)態(tài)（Metastability）。圖2所示為異步時鐘和亞穩(wěn)態(tài)，圖中clka和clkb為異步時鐘。　?、賹懙刂?讀地址采用格雷碼。由實踐可知，同步多個異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個異步信號的概率。對多個觸

11、發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。　　2.2 空/滿標(biāo)志的產(chǎn)生　　空/滿標(biāo)志的產(chǎn)生FIFO的核心部分。如何正確設(shè)計此部分的邏輯，直接影響到FIFO的性能。　　空/ 滿標(biāo)志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進修，都不應(yīng)出現(xiàn)

12、讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標(biāo)志應(yīng)該有效，表示此時FIFO已滿，外部電路應(yīng)對FIFO發(fā)數(shù)據(jù)。在滿信號有效時寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如此，即：　　空標(biāo)志<=(|寫地址-讀地址|<=預(yù)定值)AND（寫地址超前讀地址）　　滿標(biāo)志<=（|寫地

13、址-讀地址|<=預(yù)定值）AND(讀地址超前寫地址)　　設(shè)計實現(xiàn)過程　　五、設(shè)計實現(xiàn)過程　　A、電路實現(xiàn)過程　　附圖 1</b&g

14、t;　　由異步FIFO內(nèi)部模塊圖和接口信號（附圖1）可以知道，因為是兩個異步的時鐘，所以用鎖存器來避免產(chǎn)生亞穩(wěn)態(tài)。為了生成空滿標(biāo)志，我們采用格雷碼來編寫。我們可以看出FIFO中的讀寫指針是一個循環(huán)指針，讀寫指針初始化值都為0，滿標(biāo)志初始化為0，空標(biāo)志初始化值為1.讀寫操作開始的時候，每做一次寫操作，寫指針加1，每做一次讀操作，讀指針也加1,。當(dāng)讀指針在加1過程中與寫指針相等的時候，表示緩沖區(qū)為空

15、，應(yīng)置空標(biāo)志。反之，寫指針加1過程中等于讀指針，緩沖區(qū)滿，應(yīng)置滿標(biāo)志。　　經(jīng)上面的分析，結(jié)合格雷碼的特點，我們可以將滿標(biāo)志定義如下：　　overflow=(wptr[n]^rptr[n-1])&~(wptr[n-1]^rptr[n]　　我們可以將空標(biāo)志定義如下：

16、　underflow=~(wptr[n]^rptr[n-1]&(wptr[n-1]^rptr[n])　　分析后根據(jù)RTL設(shè)計的規(guī)則來編寫代碼如下所示：　　//asyn fifo　　`timescale 1ns/1ns　　module fifo (

17、;　　wdata,　　full,　　winc,　　wclk,　　wrst_n,&

18、lt;/b>　　rdata,　　rinc,　　empty,　　rclk,

19、　　rrst_n　　);　　//----------------　　parameterWIDTH = 8;　　parameter DEPTH = 2;<

20、p>　　parametermax_count = 2'b11;　　//-------------------------　　input[WIDTH:0]wdata;　　inputwinc;　　inputwclk;<

21、p>　　inputwrst_n;　　inputrinc;　　inputrclk;　　inputrrst_n;　　//-------------------　　outputfull;

22、　　output[WIDTH:0]rdata;　　outputempty;　　//---------------------------　　regfull_r;　　regempty_r;　　reg

23、[WIDTH:0]rdata_r;　　//-------------------　　reg[DEPTH:0]wptr; //n+1 ptr　　reg[DEPTH:0]rptr;　　reg[DEPTH:0]w1_rptr;<p&

24、gt;　　reg[DEPTH:0]w2_rptr;　　reg[DEPTH:0]r1_wptr;　　reg[DEPTH:0]r2_wptr;　　//---------------------------------　　reg[(WIDTH-1):0]fifo

25、mem [0:max_count];　　reg[DEPTH:0]wbin,rbin;　　wire[DEPTH:0]rgnext,rbnext,wgnext,wbnext;　　reg[DEPTH:0] rgnext_r,rbnext_r;　　wire[(DE

26、PTH-1):0]raddr,waddr;　　//reg[(DEPTH-1):0]raddr_r;　　wirefull_val,empty_val;　　//---------------------/　　//write in

27、;　　always@(posedge wclk)　　begin　　if(!winc&!full)//write enable no full　　fifomem[waddr] <= wdata;　　e

28、nd　　//read out　　always@(posedge rclk)　　begin　　if(!rinc&!empty)　　rdata_r <= fifo

29、mem[raddr];　　end　　//------------------------　　//asyn write ptr　　always@(posedge wclk or negedge wrst_n)&l

30、t;p>　　begin　　if(!wrst_n)　　{w2_rptr,w1_rptr} <= 2'b00;　　else　　{w2_rptr,w1_rptr} <= {w1

31、_rptr,rptr};　　end　　//-----　　//generate wptr and wbin　　always@(posedge wclk or negedge wrst_n)<

32、/p>　　begin　　if(!wrst_n)　　{wbin,wptr} <= 2'b00;　　else　　{wbin,wptr} <= {wbne

33、xt,wgnext};　　end　　//--　　assign waddr = wbin[(DEPTH-1):0];　　assign wbnext = !full ? (wbin + !winc

34、) : wbin;　　assignwgnext = (wbnext >> 1) ^ wbnext;　　assign full_val = (wgnext == {~w2_rptr[DEPTH],w2_rptr[(DEPTH-1):0]});　　always@(posedge wclk or neg

35、edge wrst_n)　　begin　　if(!wrst_n)　　full_r <= 1'b0;　　else　　full_r <=

36、full_val;　　end　　//asyn read ptr ------------------------------------------------------------　　always@(posedge rclk or negedge rrst_n)</

37、p>　　begin　　if(!rrst_n)　　{r2_wptr,r1_wptr} <= 2'b00;　　else　　{r2_wptr,r1_wptr}

38、<= {r1_wptr,wptr};　　end　　///---------------------------------------------　　//generate rbin and rptr　　always@(pose

39、dge rclk or negedge rrst_n)　　begin　　if(!rrst_n)　　{rbin,rptr} <= 2'b00;　　else<

40、;p>　　{rbin,rptr} <= {rbnext_r,rgnext_r};　　end　　//---------　　assignraddr = rbin[(DEPTH-1):0];　　assignrbnext =

41、!empty ? (rbin + !rinc) :rbin;　　assign rgnext = (rbnext >> 1) ^ rbnext;　　assignempty_val = (rgnext_r == r2_wptr);　　always@(posedge rclk or negedge rr

42、st_n)　　begin　　if(!rrst_n)　　empty_r <= 1'b0;　　else　　empty_r <= empty

43、_val;　　end　　//-----------　　assignfull = full_r;　　assignempty = empty_r;　　assignrdata = rdata_

44、r;　　//assign rgnext = rgnext_r;　　always @(posedge rclk )　　begin　　rgnext_r <= rgnext;　　rbnext

45、_r <= rbnext;　　//raddr_r <= raddr;　　end　　endmodule在quartus II中進行編譯，語法正確無誤后在modelsim中進行仿真查看是否有滿足預(yù)設(shè)的功能和要求。編譯文件（testbench）如下所示。</p&g

46、t;　　`timescale 1 ns/ 1 ps　　module FIFO_vlg_tst();　　// constants 　　// general purpose registers

47、　　//reg eachvec;　　// test vector input registers　　reg [7:0] IN;　　reg RD_CLOCK;　　reg RINC;<p

48、>　　reg RRESET_N;　　reg WINC;　　reg WRESET_N;　　reg WR_CLOCK;　　// wires

49、　　wire EMPTY_P;　　wire FULL_P;　　wire [7:0] OUT;　　// assign statements (if any)

50、FIFO i1 (　　// port map - connection between master ports and signals/registers 　　.EMPTY_P(EMPTY_P),　　.FULL_P(FULL_P),<b&g

51、t;　　.IN(IN),　　.OUT(OUT),　　.RD_CLOCK(RD_CLOCK),　　.RINC(RINC),　　.RRESET_N(RRESET_N),　　.WINC(WINC),

52、;　　.WRESET_N(WRESET_N),　　.WR_CLOCK(WR_CLOCK)　　);　　initial

53、　fork 　　WR_CLOCK = 0;　　WINC = 1;　　#10 WRESET_N = 0;　　#20 WRESET_N =

54、1;　　#40 WINC = 0;　　//IN = 8'd10;　　join 　　initial <

55、;p>　　fork 　　RD_CLOCK = 0;　　RINC = 1;　　#10 RRESET_N = 0;　　#200 RRE

56、SET_N = 1;　　#400 RINC = 0;　　join 　　always &l

57、t;/p>　　begin 　　#10 WR_CLOCK = ~WR_CLOCK; 　　end

58、;　　always 　　begin 　　#100 RD_CLOCK = ~RD_CLOCK;

59、 　　end 　　endmodule　　B、綜合過程<p

60、>　　將RTL文件拷如liux系統(tǒng)中進行綜合，生成門級網(wǎng)表，并根據(jù)要求來編寫約束文件，使文件最優(yōu)化。　　完成后的約束文件如下：　　#fifo constrains 　　#data 2013.5.18　　#authou johnny<p&

61、gt;　　#　　#　　###########design entry###########　　read_verilog ../rtl/fifo.v　　check_design

62、　　current_design　　set_max_area 1000　　#set_min_area 0.0　　###########setup operating conditions ,wire load, clocks,reset#####　　#

63、#create_clock -period 10 -waveform{0 5} [get_ports CLOCK]　　create_clock -period 20 [get_ports wclk]　　create_clock -period 10 [get_ports rclk]　　set_dont_touch

64、_network [get_clocks wclk]　　set_dont_touch_network [get_clocks rclk]　　##set_dont_touch_network [list CLOCK RESET_N]　　set_operating_conditions -max WCIND -min

65、 WCCOM　　set_wire_load_model -name "10x10"　　set_wire_load_mode enclosed　　set_clock_latency 4.0 [get_clocks wclk]　　set_clock_lat

66、ency 2.0 [get_clocks rclk]　　set_clock_uncertainty -setup 4.0 -hold 0.50 [get_clocks wclk]　　set_clock_uncertainty -setup 2.0 -hold 0.25 [get_clocks rclk]　　###

67、###useful commands #######################　　##　　##report_port -verbose ##　　##report_clock###　　##reset_design##</p

68、>　　##list_libs#####　　##remove_design -all　　##remove_design -design　　##list_files##lists all files in DC memory　　##list_des

69、igns　　##list_license　　###########input drives######################　　set_driving_cell -lib_cell AN2 [get_ports wdata]　　##set_drive 0 [li

70、st RESET_N]　　############output load #############　　set_load 5 [all_outputs]　　##########set input & set output delay##########　　set

71、_input_delay -max 10 -clock wclk [get_ports wdata]　　set_input_delay -max 5 -clock rclk [get_ports rdata]　　set_output_delay -max 3.3 -clock rclk [get_ports rdata]<p

72、>　　##set_input_delay 5 -clock CLOCK [all_inputs]　　##############Advanced constrints#################　　##group_path　　##set_false_path

73、　##set_multicycle　　##############compile and write the database########　　compile　　write -hierarchy -format verilog -output ../rtl/fifo.net

74、list.v　　########create reports################　　##write -hierarchy -format verilog -output ../rtl/fifo_timing.v　　write_sdc ../rtl/fifo_timing.sdc

75、　　report_timing　　report_area　　report_area > ./fifo_test.area_rpt　　report_timing > fifo_test.timing.rpt　　report_constrain

76、t -all_violators > fifo_test.constraint_rpt　　##gui_start　　#######report　　#report_timing　　結(jié)果&l

77、t;b>　　系統(tǒng)功能仿真波形：　　時序仿真波形：　　總結(jié)及感想　　雖然該設(shè)計用了差不多兩個星期的時間，雖然效率不高，但也對學(xué)到了不少東西。對同步異步信號有了較深的理解，以及怎樣通過看RTL和描述語言作對比，找出問

78、題的所在，此方法對于小的設(shè)計及有幫助。同時也讓我積累了一些經(jīng)驗，比如在設(shè)計之前還查找相關(guān)的資料，了解該方面設(shè)計目前的大體情況。整理好設(shè)計方案、思想等。這樣能在很大程度上提高設(shè)計效率。　　附件：　　門級網(wǎng)表：　　module fifo (

79、wdata, full, winc, wclk, wrst_n, rdata, rinc, empty, rclk, 　　rrst_n );　　input [8:0] wdata;　　output [8:0] rdata;　　inpu

80、t winc, wclk, wrst_n, rinc, rclk, rrst_n;　　output full, empty;　　wire N5, N6, \fifomem[0][7] , \fifomem[0][6] , \fifomem[0][5] ,　　\fifomem[0][4] , \fifomem[

81、0][3] , \fifomem[0][2] , \fifomem[0][1] ,　　\fifomem[0][0] , \fifomem[1][7] , \fifomem[1][6] , \fifomem[1][5] ,　　\fifomem[1][4] , \fifomem[1][3] , \fifomem[1][2] , \fifomem[1][1]

82、,　　\fifomem[1][0] , \fifomem[2][7] , \fifomem[2][6] , \fifomem[2][5] ,　　\fifomem[2][4] , \fifomem[2][3] , \fifomem[2][2] , \fifomem[2][1] ,　　\fifomem[2][0] ,

83、 \fifomem[3][7] , \fifomem[3][6] , \fifomem[3][5] ,　　\fifomem[3][4] , \fifomem[3][3] , \fifomem[3][2] , \fifomem[3][1] ,　　\fifomem[3][0] , N14, N15, N16, N17, N18, N19, N20, N21,

84、 \w2_rptr[2] ,　　full_val, \rbin[2] , empty_val, n10, n20, n23, n26, n29, n31, n32,　　n33, n34, n35, n36, n37, n38, n39, n40, n41, n42, n43, n44, n45, n46,　　n4

85、7, n48, n49, n50, n51, n52, n53, n54, n55, n56, n57, n58, n59, n60,　　n61, n62, n63, n64, n65, n66, n67, n68, n69, n70, n71, n72, n73, n74,　　n75, n76, n77, n78, n79, n80, n81, n82

86、, n83, n84, n85, n86, n87, n88,　　n89, n96, n97, n98, n99, n100, n101, n102, n103, n104, n105, n106,　　n107, n108, n109, n110, n111, n112, n113, n114, n115, n116, n117,

87、　　n118, n119, n120, n121, n122, n123, n124, n125, n126, n127,　　\dp_cluster_0/N34 , N32, \dp_cluster_1/N36 , N31, n128, n129, n130,　　n131, n132, n133, n134, n135, n136, n

88、137, n138, n139, n140, n141,　　n142, n143, n144, n145, n146, n147, n148, n149, n150, n151, n152,　　n153, n154, n155, n156, n157, n158, n159, n160, n161, n162, n163,<

89、p>　　n164, n165, n166, n167, n168, n169, n170, n171, n172, n173, n174,　　n175, n176, n177, n178, n179, n180, n181, n182, n183, n184, n185,　　n186, n187, n188, n189, n190, n191, n

90、192, n193;　　wire [2:0] w1_rptr;　　wire [2:0] rptr;　　wire [2:0] wbnext;　　wire [1:0] wgnext;　　wire [2:0] wpt

91、r;　　wire [2:0] wbin;　　wire [2:0] r1_wptr;　　wire [1:0] rbnext_r;　　wire [2:0] rgnext_r;　　wire [2:0] rbnext;

92、　　wire [2:0] rgnext;　　assign rdata[8] = 1'b0;　　FD2 \wptr_reg[2] ( .D(wbnext[2]), .CP(wclk), .CD(wrst_n), .Q(wptr[2]) );　　FD2 \wpt

93、r_reg[1] ( .D(wgnext[1]), .CP(wclk), .CD(wrst_n), .Q(wptr[1]) );　　FD2 \wptr_reg[0] ( .D(wgnext[0]), .CP(wclk), .CD(wrst_n), .Q(wptr[0]) );　　FD2 \wbin_reg[2] ( .D(wbnext[2]), .

94、CP(wclk), .CD(wrst_n), .Q(wbin[2]) );　　FD2 \r1_wptr_reg[2] ( .D(wptr[2]), .CP(rclk), .CD(rrst_n), .Q(r1_wptr[2])　　);　　FD2 \r1_wptr_reg[1]

95、 ( .D(wptr[1]), .CP(rclk), .CD(rrst_n), .Q(r1_wptr[1])　　);　　FD2 \r1_wptr_reg[0] ( .D(wptr[0]), .CP(rclk), .CD(rrst_n), .Q(r1_wptr[0])<

96、;b>　　);　　FD2 \r2_wptr_reg[2] ( .D(r1_wptr[2]), .CP(rclk), .CD(rrst_n), .QN(n38) );　　FD2 \r2_wptr_reg[1] ( .D(r1_wptr[1]), .CP(rclk), .CD(rrst_n), .QN(n39) );</p

97、>　　FD2 \r2_wptr_reg[0] ( .D(r1_wptr[0]), .CP(rclk), .CD(rrst_n), .QN(n37) );　　FD1 \rbnext_r_reg[2] ( .D(rbnext[2]), .CP(rclk), .Q(rgnext[2]) );　　FD1 \rgnext_r_reg

98、[2] ( .D(rgnext[2]), .CP(rclk), .Q(rgnext_r[2]) );　　FD2 \rptr_reg[2] ( .D(rgnext_r[2]), .CP(rclk), .CD(rrst_n), .Q(rptr[2]) );　　FD2 \w1_rptr_reg[2] ( .D(rptr[2]), .CP(wclk), .

99、CD(wrst_n), .Q(w1_rptr[2])　　);　　FD2 \w2_rptr_reg[2] ( .D(w1_rptr[2]), .CP(wclk), .CD(wrst_n), .Q(　　\w2_rptr[2] ) );

100、　FD2 \rbin_reg[2] ( .D(rgnext[2]), .CP(rclk), .CD(rrst_n), .Q(\rbin[2] ) );　　FD1 \rbnext_r_reg[1] ( .D(rbnext[1]), .CP(rclk), .Q(rbnext_r[1]) );　　FD2 \rbin_reg[1] ( .D(rbnext_

101、r[1]), .CP(rclk), .CD(rrst_n), .Q(N6), .QN(　　n163) );　　FD1 \rgnext_r_reg[1] ( .D(rgnext[1]), .CP(rclk), .Q(rgnext_r[1]) );　　FD2 \rptr_reg

102、[1] ( .D(rgnext_r[1]), .CP(rclk), .CD(rrst_n), .Q(rptr[1]) );　　FD2 \w1_rptr_reg[1] ( .D(rptr[1]), .CP(wclk), .CD(wrst_n), .Q(w1_rptr[1])　　);<p

103、>　　FD2 \w2_rptr_reg[1] ( .D(w1_rptr[1]), .CP(wclk), .CD(wrst_n), .QN(n40) );　　FD1 \rbnext_r_reg[0] ( .D(rbnext[0]), .CP(rclk), .Q(rbnext_r[0]) );　　FD2 \rbin_reg[0] ( .D(rbn

104、ext_r[0]), .CP(rclk), .CD(rrst_n), .Q(N5), .QN(　　n178) );　　FD1 \rgnext_r_reg[0] ( .D(rgnext[0]), .CP(rclk), .Q(rgnext_r[0]) );　　FD2 \rptr

105、_reg[0] ( .D(rgnext_r[0]), .CP(rclk), .CD(rrst_n), .Q(rptr[0]) );　　FD2 \w1_rptr_reg[0] ( .D(rptr[0]), .CP(wclk), .CD(wrst_n), .Q(w1_rptr[0])　　);&

106、lt;p>　　FD2 \w2_rptr_reg[0] ( .D(w1_rptr[0]), .CP(wclk), .CD(wrst_n), .QN(n41) );　　FD1 \fifomem_reg[0][7] ( .D(n96), .CP(wclk), .Q(\fifomem[0][7] ), .QN(n73)　　);<

107、/b>　　FD1 \fifomem_reg[0][6] ( .D(n97), .CP(wclk), .Q(\fifomem[0][6] ), .QN(n72)　　);　　FD1 \fifomem_reg[0][5] ( .D(n98), .CP(wclk), .Q(

108、\fifomem[0][5] ), .QN(n71)　　);　　FD1 \fifomem_reg[0][4] ( .D(n99), .CP(wclk), .Q(\fifomem[0][4] ), .QN(n70)　　);</p&g

109、t;　　FD1 \fifomem_reg[0][3] ( .D(n100), .CP(wclk), .Q(\fifomem[0][3] ), .QN(n69)　　);　　FD1 \fifomem_reg[0][2] ( .D(n101), .CP(wclk), .Q(\fifomem[0][

110、2] ), .QN(n68)　　);　　FD1 \fifomem_reg[0][1] ( .D(n102), .CP(wclk), .Q(\fifomem[0][1] ), .QN(n67)　　);<p&g

111、t;　　FD1 \fifomem_reg[0][0] ( .D(n103), .CP(wclk), .Q(\fifomem[0][0] ), .QN(n66)　　);　　FD1 \fifomem_reg[1][7] ( .D(n104), .CP(wclk), .Q(\fifomem[1][7] ), .QN(n

112、65)　　);　　FD1 \fifomem_reg[1][6] ( .D(n105), .CP(wclk), .Q(\fifomem[1][6] ), .QN(n64)　　);　　FD1 \fi

113、fomem_reg[1][5] ( .D(n106), .CP(wclk), .Q(\fifomem[1][5] ), .QN(n63)　　);　　FD1 \fifomem_reg[1][4] ( .D(n107), .CP(wclk), .Q(\fifomem[1][4] ), .QN(n62)</p&g

114、t;　　);　　FD1 \fifomem_reg[1][3] ( .D(n108), .CP(wclk), .Q(\fifomem[1][3] ), .QN(n61)　　);　　FD1 \fifomem_reg[1

115、][2] ( .D(n109), .CP(wclk), .Q(\fifomem[1][2] ), .QN(n60)　　);　　FD1 \fifomem_reg[1][1] ( .D(n110), .CP(wclk), .Q(\fifomem[1][1] ), .QN(n59)<p&g

116、t;　　);　　FD1 \fifomem_reg[1][0] ( .D(n111), .CP(wclk), .Q(\fifomem[1][0] ), .QN(n58)　　);　　FD1 \fifomem_reg[2][7] ( .D(

117、n112), .CP(wclk), .Q(\fifomem[2][7] ), .QN(n57)　　);　　FD1 \fifomem_reg[2][6] ( .D(n113), .CP(wclk), .Q(\fifomem[2][6] ), .QN(n56)

118、　　);　　FD1 \fifomem_reg[2][5] ( .D(n114), .CP(wclk), .Q(\fifomem[2][5] ), .QN(n55)　　);　　FD1 \fifomem_reg[2][4] ( .D(n115), .CP(

119、wclk), .Q(\fifomem[2][4] ), .QN(n54)　　);　　FD1 \fifomem_reg[2][3] ( .D(n116), .CP(wclk), .Q(\fifomem[2][3] ), .QN(n53)　　);</b&

120、gt;　　FD1 \fifomem_reg[2][2] ( .D(n117), .CP(wclk), .Q(\fifomem[2][2] ), .QN(n52)　　);　　FD1 \fifomem_reg[2][1] ( .D(n118), .CP(wclk), .Q(\

121、fifomem[2][1] ), .QN(n51)　　);　　FD1 \fifomem_reg[2][0] ( .D(n119), .CP(wclk), .Q(\fifomem[2][0] ), .QN(n50)　　);</p&g

122、t;　　FD1 \fifomem_reg[3][7] ( .D(n120), .CP(wclk), .Q(\fifomem[3][7] ), .QN(n49)　　);　　FD1 \fifomem_reg[3][6] ( .D(n121), .CP(wclk), .Q(\fifomem[3][

123、6] ), .QN(n48)　　);　　FD1 \fifomem_reg[3][5] ( .D(n122), .CP(wclk), .Q(\fifomem[3][5] ), .QN(n47)　　);<p&g

124、t;　　FD1 \fifomem_reg[3][4] ( .D(n123), .CP(wclk), .Q(\fifomem[3][4] ), .QN(n46)　　);　　FD1 \fifomem_reg[3][3] ( .D(n124), .CP(wclk), .Q(\fifomem[3][3] ), .QN(n

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