高速電路板級sipi與實踐畢業(yè)論文

1、<p>　　本科畢業(yè)論文（設計）</p><p>　　題　 目 高速電路板級SIPI與實踐 </p><p>　　學生姓名　　　 　　　　</p><p>　　專業(yè)名稱　　 測控技術與儀器 </p><p>　　指導教師　　　 　　 </p

2、><p>　　2012年05月17日</p><p><b>　　目 錄</b></p><p><b>　　一 論文正文</b></p><p><b>　　1緒論1</b></p><p>　　1.1 SI與PI基本原則1</p>&

3、lt;p>　　1.2 信號完整性分析、電源完整性分析簡介2</p><p>　　2 SI的仿真與設計3</p><p>　　2.1 信號完整性分析定義與對象3</p><p>　　2.2 信號完整性問題4</p><p>　　2.3 SI的HyperLynx 仿真13</p><p>　　3 PI仿真與

4、設計23</p><p><b>　　3.1 概述23</b></p><p>　　3.2 電源系統(tǒng)的噪聲來源與電容的退耦24</p><p>　　3.3 PI的仿真分析27</p><p><b>　　4總結與實例32</b></p><p><b>　

5、　參考文獻34</b></p><p><b>　　謝辭35</b></p><p><b>　　二 附錄</b></p><p>　　論文（設計）任務書36</p><p>　　論文（設計）結題報告38</p><p>　　論文（設計）成績評定及答辯評議

6、表40</p><p>　　論文（設計）答辯過程記錄42</p><p>　　高速電路板級SI、PI與實踐</p><p>　　摘要：隨著PCB 設計越來越復雜，設計周期越來越短，信號完整性仿真分析正變得越來越重要。本文簡介了信號完整性針對的基本問題，介紹了基于信號完整性仿真分析的高速PCB設計方法，并結合一個高速PCB 設計案例，通過Mentor Graphi

7、cs公司電路系統(tǒng)仿真工具——HyperLynx，對高速板級電路進行仿真。研究通過改變傳輸線參數(shù)、干擾源、地平面介質對串擾的影響。根據(jù)PCB廠家的制版參數(shù)匹配出阻抗線。仿真分析出層間結構、布局、布線規(guī)則和一些端接方案，完成仿真板級結果。</p><p>　　關鍵詞：信號完整性；信號完整性仿真 IBIS；串擾；傳輸線；HyperLynx仿真</p><p>　　High-speed circu

8、it board level SI、PI and practice</p><p>　　Abstract: with the PCB design more and more complex, the design cycle more and more short, signal integrity simulation analysis is becoming more and more important.

9、 In this paper are introduced the signal integrity in the basic problem, introduces the simulation analysis based on signal integrity of the PCB design method, and combining with a high speed PCB design case, through the

10、 Mentor Graphics company circuit system simulation tools-HyperLynx, for high-speed circuit board level simulation. R</p><p>　　Key words:Signal Integrity（SI ）;SI Simulation;IBIS;Crosstalk;transmission lines;H

11、yperLynx simulation</p><p><b>　　目 錄</b></p><p><b>　　1緒論1</b></p><p>　　1.1 SI與PI基本原則1</p><p>　　1.2 信號完整性分析、電源完整性分析簡介2</p><p>　　2

12、 SI的仿真與設計3</p><p>　　2.1信號完整性分析定義與對象3</p><p>　　2.2 信號完整性問題4</p><p>　　2.3 SI的HyperLynx 仿真13</p><p>　　3 PI仿真與設計23</p><p><b>　　3.1 概述23</b>&l

13、t;/p><p>　　3.2 電源系統(tǒng)的噪聲來源與電容的退耦24</p><p>　　3.3 PI的仿真分析27</p><p><b>　　4總結與實例32</b></p><p><b>　　參考文獻34</b></p><p><b>　　謝辭35<

14、;/b></p><p><b>　　1緒論</b></p><p>　　1.1 ＳＩ與ＰＩ基本原則</p><p>　　作為硬件設計我們必須了解的原則：</p><p>　　1 提高告訴產品設計效率的關鍵是：充分利用分析工具實現(xiàn)準確的性能預測：使用測量手段來驗證設計過程，降低風險，提高設計工具的可信度。</

15、p><p>　　2 將問題實質與表面現(xiàn)象剝離開的唯一可行的路徑是采用經驗法則，解析近似，數(shù)值仿真技術或者測量工具來獲得數(shù)據(jù)，這是工程實踐的本質要素。</p><p>　　3 任何一段互連線，不論線長或形狀如何，也不論信號的上升時間如何，都是一個由信號路徑和返回路徑構成的傳輸線。一個信號在沿著互連線前進的每一步中，都會感受多發(fā)哦一個瞬態(tài)的阻抗。如果瞬態(tài)阻抗為常數(shù)，就像傳輸線具有均勻的橫截面一樣，

16、則其信號質量將會獲得奇跡般的改善。</p><p>　　4 把“接地”這一術語忘掉，因為它所造成的問題比用它來解決的問題還要多。每一路信號都有返回路徑。抓住“返回路徑”，像對待信號路徑一樣去尋找并仔細處理返回路徑，這樣有助于培養(yǎng)解決問題的直覺能力。</p><p>　　5 當電壓變化時電容上就有電流運動。對于信號的徒峭邊，即使電路PCB板邊緣和懸空導線之間的空隙形成的邊緣線電容也可能擁有很

17、低的阻抗。</p><p>　　6 電感和圍繞電流周圍的磁力線匝數(shù)有本質的聯(lián)系。只要電流或者磁力線匝數(shù)發(fā)生改變，在導線的兩端就會產生電壓。這一電壓導致了反射噪聲、串擾、開關噪聲、地彈、軌道塌陷以及EMI。</p><p>　　7 當流經接地回路電感上的電流變化時，在接地回路導線上產生的電壓稱為地彈。它是造成開關噪聲和EMI的內部機理。</p><p>　　8 以同頻

18、率的方波作為參照，信號帶寬是指有效正弦波分量的最高頻率值。模型的帶寬是指在這個最高的正弦頻率上，模型仍然能夠用來準確的預測互聯(lián)的實際性能。在使用模型進行分析時，一定不要讓信號的帶寬超過模型的帶寬。</p><p>　　9 除了少數(shù)情況之外，信號完整性中的公式給出的是定義或者近似。在特別需要準確性的場合就不要使用近似。</p><p>　　10 有損傳輸線引起的問題就是上升邊變差。由于趨膚深

19、度和介質損耗，損耗會隨著頻率的升高而變化。如果損耗隨著頻率的升高而保持不變，那么上升時間就不會發(fā)生變化，這時的有損線只是增添了一些損耗而已。</p><p>　　11 影響研發(fā)速度并造成產品交貨延遲，就是企業(yè)付出最昂貴的代價。</p><p>　　1.2 信號完整性分析、電源完整性分析簡介</p><p>　　從PCB （Printed Circuit Board

20、）板級設計來看，隨著 IC 芯片的更新?lián)Q代，新的高速電平標準不斷推出，需要在PCB 上傳輸?shù)男盘柕难厮俾试絹碓娇?，時序要求越來越高，噪聲容限也越來越小， PCB 設計任務正變得越來越復雜。同時，產品的推陳出新卻越來越快，市場留給PCB 設計人員的時間越來越少，往往需要PCB 設計一次成功。這就需要PCB 的信號完整性仿真分析，在生產以前準確預測PCB 的工作特性，確保一次成功。事實上，即使對于更為簡單的設計，仿真也是一個明智的選擇。因為

21、工程設計往往是質量和成本的折衷，通過仿真可以確定最佳的折衷點，即在滿足一定設計要求的前提下，最大限度的降低成本。 實踐證明，仿真的準確性能達到90% 以上，能夠滿足工程應用的要求。</p><p>　　近年來隨著電子系統(tǒng)朝著大規(guī)模、小體積、高速度的方向不斷發(fā)展,基于傳統(tǒng)的電路設計理論設計出來的電路越來越多的遇到了諸如信號完整性和電源完整性之類的問題,嚴重的甚至會導致系統(tǒng)無法工作。要適應當前電子系統(tǒng)的發(fā)展,光靠設計

22、完成后的修修補補是遠遠不能解決問題的,而且成品后期解決問題耗費的成本,要數(shù)百倍于產品設計階段解決問題的成本,必須從設計階段就應用一整套的高速電路設計理論來指導電路板的設計。在這樣的背景下,各種各樣的高速電路設計理論應運而生。 高速電路首先要解決信號完整性問題。本文在理想的無損傳輸線的基礎上,利用傳輸線理論,分析研究高速印刷電路板走線的信號特性,發(fā)現(xiàn)影響信號完整性的原因并找出解決常用的幾種解決方法及各方法的優(yōu)缺點。其中特意介紹了一種格形圖

23、的方法對信號的波形進行推算,并將推算波形和仿真波形進行對比?；趯嶋H的有損傳輸線,本文還進一步研究了高速信號的傳輸特性,分析了直流損耗、趨膚效應,并且研究了PCB布線中常用的蛇行線、直角走線的影響。數(shù)字電路系統(tǒng)中普遍存在著串擾,這種串擾也存在于芯片內部、封裝,PCB板內、板間,連接器、線纜間等。通過對板級串擾產生的原因及串擾對傳輸時間和信號完整</p><p>　　2 SI的仿真與設計</p>&l

24、t;p>　　2.1信號完整性分析定義與對象</p><p>　　信號完整性（Signal Integrity）是指信號未受損傷的一種狀態(tài)。它表明信號通過傳輸線后仍保持正確的功能特性，信號在電路中能以正確的時序和電壓作出響應。由IC的時序可知如果信號在穩(wěn)態(tài)時間（為了正確識別和處理數(shù)據(jù)，IC要求在時鐘邊緣前后輸入數(shù)據(jù)保持不變的時間間段）內發(fā)生了較大的跳變，IC就可以誤判或丟失部分數(shù)據(jù)。若數(shù)據(jù)具有良好的信號完整性

25、，則電路具有正確的時序關系和信號幅度，數(shù)據(jù)不會出現(xiàn)錯誤的捕獲，這意味著接收端能夠得到正確的數(shù)據(jù)。相反，若出現(xiàn)信號完整性故障，就會引起任意的信號跳變，使信號不能正常響應，導致系統(tǒng)工作異常，性能下降。</p><p>　　如果你發(fā)現(xiàn)，以前低速時代積累的設計經驗現(xiàn)在似乎都不靈了，同樣的設計，以前沒問題，可是現(xiàn)在卻無法工作，那么恭喜你，你碰到了硬件設計中最核心的問題：信號完整性。早一天遇到，對你來說是好事。 </p

26、><p>　　在過去的低速時代，電平跳變時信號上升時間較長，通常幾個 ns 。器件間的互連線不至于影響電路的功能，沒必要關心信號完整性問題。但在今天的高速時代，隨著IC 輸出開關速度的提高，很多都在皮秒級，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。另外，對低功耗追求使得內核電壓越來越低，1.2v 內核電壓已經很常見了。因此系統(tǒng)能容忍的噪聲余量越來越小，這也使得信號完整性問題更加突出。 </p>

27、<p>　　廣義上講，信號完整性是指在電路設計中互連線引起的所有問題，它主要研究互連線的電氣特性參數(shù)與數(shù)字信號的電壓電流波形相互作用后，如何影響到產品性能的問題。主要表現(xiàn)在對時序的影響、信號振鈴、信號反射、近端串擾、遠端串擾、開關噪聲、非單調性、地彈、電源反彈、衰減、容性負載、電磁輻射、電磁干擾等。</p><p>　　信號總是從驅動端經過傳輸媒介到達接收端，所有傳輸媒介的電磁特性都將影響到接收端的

28、接收到的信號。對于一個典型的數(shù)字信號網絡，信號由芯片產生，經過芯片輸出緩沖器（Buffer）、芯片封裝，由焊接點進入 PCB ，通過 PCB 走線、過孔，有時還要經過各種連接器、插槽、電纜等，最后到達接收端，通常是另一個芯片，再依次經過焊接點、封裝，最后到達輸入緩沖器。板級的信號完整性分析的對象就是這些傳輸媒介（通常稱為互連線）對信號的影響。通過對互連線各組成部分建模，提取必要的參數(shù)，計算出接收端得到的信號波形，</p>

29、<p>　　并對結果進行分析，這就是信號完整性分析。</p><p>　　2.2 信號完整性問題</p><p>　　傳輸線效應：在工作頻率較低情況下，當信號的上升時間和下降時間較長時，PCB上的導線可以認為是具有一定數(shù)量延時的理想導體，則該輸出導線上的任意位置在同一時刻都可以得到相同的波形。在工作頻率較高的情況下，PCB上的每一段導線都已經由理想的導線轉變?yōu)閺碗s的導線。<

30、/p><p>　　下面通過如圖所示的理想傳輸線模型來具體分析信號反射問題，圖中長度為L的理想傳輸線被內阻為R0的數(shù)字信號驅動源Vs驅動，傳輸線的特性阻抗為Zo，負載阻抗為Zl。</p><p>　　圖1 理想傳輸線模型</p><p>　　當負載阻抗與傳輸線阻抗不匹配時，負載端（B點）會反射一部分信號回原端A，反射電壓的幅值由負載反射系數(shù)Гl決定。</p>

31、<p>　　當R0=Z0=RL時，傳輸線上不會發(fā)生任何反射，傳輸線無直流損耗，這種情況被稱為臨界阻尼，即負載完全吸收到達的能量。</p><p>　　如果負載阻抗大于傳輸線的特征阻抗，發(fā)射波極性為正，那么負載端多余的能量就會被反射回原端，這種情況稱為欠阻尼。如果負載阻抗小于傳輸線的特征阻抗，反射波極性為負了，負載試圖消耗比原端提供的能量更多的能量，它通過反射來通知原端輸出更多的能量，這種情況稱為過阻尼

32、。</p><p>　　欠阻尼和過阻尼都會引起反向傳播的波形，但是我們從系統(tǒng)設計的情況看，臨界阻尼一般很難滿足，因為選擇輕微的過阻尼當原端和接收端的阻抗不匹配時，信號就會在接收端和發(fā)射端之間進行反射。</p><p>　　表現(xiàn)形式:一般來說，傳輸線效應的表現(xiàn)形式有：反射，過沖，下沖，振鈴，和延時，時序錯誤、串擾，同步開關噪聲，電磁干擾以及地彈。</p><p>　　

33、設計人員只有了解了傳輸線效應產生的原因，才能夠在實際的設計中采取有效的措施，從而避免上述情況的發(fā)生。</p><p>　　阻抗匹配:阻抗控制和終端匹配時高速電路設計中基本問題，通常每個電路設計中射頻部分被認為是最重要的，然而一些比射頻更高頻率的數(shù)字電路設計反而忽視了阻抗和終端匹配。</p><p>　　由阻抗不匹配引起的問題可以通過終端電阻降到最小。終端電阻嘗試在靠近接收端的信號線上放置一

34、到兩個分立器件，簡單的做法就是串接小的電阻，終端電阻限制了信號上升的時間及吸收的部分反射的能量，值得注意的是利用阻抗匹配并不能完全消除破壞性因素。然而認真選用合用的器件終端阻抗可以很有效的控制信號的完整性。</p><p>　　(1)串聯(lián)/源端接:串聯(lián)源端接成本低，增加了延時，功耗小，很好的DC噪聲極限，一般大于取15-75歐姆中的一個值。</p><p>　　(2)并聯(lián)端接:成本低，延時

35、小，但是功耗高，是一個不得不考慮的問題。</p><p>　　(3)RC端接:成本一般，延時小，功耗還行但阻礙帶寬同時增加了容性，</p><p>　　(4)戴維南端接:本端接使邏輯高與邏輯低和目標負載相符。對COMS需要高功率，所以功耗比較高。</p><p>　　(5)二極管端接:本端接除了電阻被二極管代替，以降低功耗外與戴維南端接方法類似，不一樣的是二極管不會

36、影響線性阻抗。選擇肖特基二極管和高速開關二極管是比較好的選擇。它限制了過沖，但卻陷入了二極管振鈴的深淵。</p><p>　　4 板層設計與阻抗線分析</p><p>　　根據(jù)電路板材料的介電常數(shù)和所需要的層次設計以及電源地平面的鋪設來分析仿真出各信號層信號線在所需阻抗下的線寬。本設計使用了Polar Instruments公司的SI6000QuickSolver，仿真出所需的線寬。還需注

37、意帶狀線，微帶線的相應要求。</p><p>　　差分走線的阻抗與耦合程度也是求阻抗線時要考慮的因素，優(yōu)點是當傳輸信號通過噪聲環(huán)境時，可以減少信號噪聲，提高系統(tǒng)的EMI特性；當需要傳輸?shù)男盘枮榈碗妷簳r，因為傳輸線損可能讓接受端無法接受到正確有效的信號，這時用差分線可以解決；也可以防止地彈。</p><p>　　這款軟件處理這些因素都相當好。下圖用POLAR SI6000軟件進行線寬2.8M

38、阻抗結果為五十歐姆（線厚0.035MM，介電常數(shù)4.6，板厚1.6MM）。</p><p><b>　　圖2 仿真</b></p><p><b>　　圖3單端阻抗</b></p><p><b>　　圖4 差分線及阻抗</b></p><p>　　信號的反射、串擾耦合和EMI

39、的分析如下：</p><p><b>　?。?）反射</b></p><p>　　對于數(shù)字信號的方波而言，含有豐富的高頻諧波分量，邊沿越陡峭，高頻成分越多。而pcb上的走線對于高頻信號而言相當于傳輸線，信號在傳輸線中傳播時，如果遇到特性阻抗不連續(xù)，就會發(fā)生反射。反射可能發(fā)生在傳輸線的末端，拐角，過孔，元件引腳，線寬變化，T 型引線等處?？傊?，無論什么原因引起了傳輸線的

40、阻抗發(fā)生突變，就會有部分信號沿傳輸線反射回源端。 </p><p>　　反射形成機理很復雜，這包含了很多電磁領域的復雜的知識，本文不準備深入討論，如果你真的很想知道，可以給我留言，我專門講解。 </p><p>　　工程中重要的是反射量的大小。表征這一現(xiàn)象的最好的量化方法就是使用反射系數(shù)。反射系數(shù)是指反射信號與入射信號幅值之比，其大小為：(Z2 - Z1)/ (Z2+Z1)。Z1是第一個區(qū)

41、域的特性阻抗，Z2是第二個區(qū)域的特性阻抗。當信號從第一個區(qū)域傳輸?shù)降诙€區(qū)域時，交界處發(fā)生阻抗突變，因而形成反射。舉個例子看看反射能有多大，假設Z1=50 歐姆，Z2=75 歐姆，根據(jù)公式得到反射系數(shù)為：（75- 50）/（75+50 ）=20%。如果入射信號幅度是 3.3v ，反射電壓達到了 3.3*20%=0.66v。對于數(shù)字信號而言，這是一個很大的值。你必須非常注意他的影響。 </p><p>　　實際電路

42、板上的反射可能非常復雜，反射回來的信號還會再次反射回去，方向與發(fā)射信號相同，到達阻抗突變處又再次反射回源端，從而形成多次反射，一般的資料上都用反彈圖來表示。多次的反彈是導致信號振鈴的根本原因，相當于在信號上疊加了一個噪聲。為了電路板能正確工作，你必須想辦法控制這個噪聲的大小，噪聲預算是設計高性能電路板的一個非常重要的步驟。</p><p>　　在進行PCB 布線時，經常會發(fā)生這樣的情況：走線通過某一區(qū)域時，由于該

43、區(qū)域布線空間有限，不得不使用更細的線條，通過這一區(qū)域后，線條再恢復原來的寬度。走線寬度變化會引起阻抗變化，因此發(fā)生反射，對信號產生影響。那么什么情況下可以忽略這一影響，又在什么情況下我們必須考慮它的影響？ </p><p>　　有三個因素和這一影響有關：阻抗變化的大小、信號上升時間、窄線條上信號的時延。 </p><p>　　首先討論阻抗變化的大小。很多電路的設計要求反射噪聲小于電壓擺幅的

44、 5%（這和信號上的噪聲預算有關），根據(jù)反射系數(shù)公式： </p><p>　　可以計算出阻抗大致的變化率要求為：。電路板上阻抗的典型指標為+/-10%，根本原因就在這。 </p><p>　　如果阻抗變化只發(fā)生一次，例如線寬從 8mil變到6mil 后，一直保持 6mil 寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的 5%這一噪聲預算要求，阻抗變化必須小于10%。這有時很難做到，

45、以 FR4板材上微帶線的情況為例，我們計算一下。如果線寬 8mil，線條和參考平面之間的厚度為 4mil ，特性阻抗為46.5歐姆。線寬變化到 6mil 后特性阻抗變成 54.2 歐姆，阻抗變化率達到了 20%。反射信號的幅度必然超標。至于對信號造成多大影響，還和信號上升時間和驅動端到反射點處信號的時延有關。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。 </p><p>　　如果阻抗變化

46、發(fā)生兩次，例如線寬從 8mil變到 6mil后，拉出 2cm 后又變回 8mil。那么在 2cm 長6mil寬線條的兩個端點處都會發(fā)生反射，一次是阻抗變大，發(fā)生正反射，接著阻抗變小，發(fā)生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸信號為 1V，第一次正反射有0.2V被反射，1.2V 繼續(xù)向前傳輸，第二次反射有 -0.2*1.2 = 0.24v 被反射回。再假設 6mil 線長度極短，兩次反射幾乎同

47、時發(fā)生，那么總的反射電壓只有 0.04V，小于5%這一噪聲預算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關。研究及實驗表明，只要阻抗變化處的時延小于信號上升時間的 20%，反射信號就不會造成問題。如果信號上升時間為 1ns，那么阻抗變化處的時延小于 0.2ns 對應1.2 英寸，反射就不會產生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm 就不會有問題。 </p>

48、<p>　　當PCB 走線線寬發(fā)生變化時，要根據(jù)實際情況仔細分析，是否造成影響。需要關注的參數(shù)有三個：阻抗變化有多大、信號上升時間是多少、線寬變化的頸狀部分有多長。根據(jù)上面的方法大致估算一下，適當留出一定的余量。如果可能的話，盡量讓減小頸狀部分長度。 </p><p>　　需要指出的是，實際的 PCB 加工中，參數(shù)不可能像理論中那樣精確，理論能對我們的設計提供指導，但不能照搬照抄，不能教條，畢竟這是一門

49、實踐的科學。估算出的值要根據(jù)實際情況做適當?shù)男抻啠賾玫皆O計中。如果感覺經驗不足，那就先保守點，然后在根據(jù)制造成本適當調整。</p><p><b>　?。?）串擾耦合</b></p><p>　　在高速電路中信號的頻率的變高、邊沿變陡、電路板的尺寸變小、布線的密度變大，這些因素使得在高速數(shù)字電路的設計中，信號完整性問題越來越突出，其 已經成為高速電路設計工程師不可

50、避免的問題。串擾是指有害信號從一個網絡轉移到另一個網絡，它是信號完整性問題中一個重要問題，在數(shù)字設計中普遍存在，有 可能出現(xiàn)在芯片、PCB板、連接器、芯片封裝和連接器電纜等器件上。如果串擾超過一定的限度就會引起電路的誤觸發(fā)，導致系統(tǒng)無法正常工作。因此了解串擾問 題產生的機理并掌握解決串擾的設計方法，對于工程師來說是相當重要的。</p><p>　　1 串擾問題產生的機理</p><p>　

51、　串擾是信號在傳輸線上傳播時，由于電磁耦合而在相鄰的傳輸線上產生不期望的電壓或電流噪聲干擾，信號線的邊緣場效應是導致串擾產生的根本原因。 為了便于分析，下面介紹幾個有關的概念。如圖1所示，假設位于A點的驅動器是干擾源，而位于D點的接受器為被干擾對象，那么驅動器A所在的傳輸線被稱之為 干擾源網絡或侵害網絡(Agreessor)，相應的接收器D所在的傳輸線網絡被稱之為靜態(tài)網絡或受害網絡。靜態(tài)網絡靠近干擾源一端的串擾稱為近端串擾 (也稱后向串

52、擾)，而遠離干擾源一端的串擾稱為遠端串擾(或稱前向串擾)。由于產生的原因不同將串擾可分為容性耦合串擾和感性耦合串擾兩類。</p><p>　　圖5 兩條傳輸線的耦合</p><p><b>　　容性耦合機制</b></p><p>　　當干擾線上有信號傳輸時，由于信號邊沿電壓的變化，在信號邊沿附近的區(qū)域，干擾線上的分布電容會感應出時變的電場，而

53、受害線處于這個電場里面， 所以變化的電場會在受害線上產生感應電流?？梢园研盘柕倪呇乜闯墒茄馗蓴_線移動的電流源，在它移動的過程中，通過電容耦合不斷地在受害線上產生電流噪聲。 由于在受害線上每個方向的阻抗都是相同的，所以50％的容性耦合電流流向近端而另509／6則傳向遠端。此外，容性耦合電流的流向都是從信號路徑到返回路 徑的，所以向近端和遠端傳播的耦合電流都是正向的。對于近端容性耦合串擾，隨著驅動器輸出信號出現(xiàn)上升沿脈沖，流向近端的電流將從

54、零開始迅速增加，當邊沿 輸入了一個飽和長度以后，近端電流將達到一個固定值。另外，流向近端的耦合電流將以恒定的速度源源不斷地流向近端，當上升沿到達干擾線的接收端，此上升沿 會被接受吸收，不再產生耦合電流信號，但是受害線上還有后向電流流向受害線的近端，所以近端的耦合電流將持續(xù)兩倍的傳輸延遲。</p><p>　　對于遠端容性耦合串擾，由于信號的邊沿可看成是移動的電流源，它將在邊沿的附近區(qū)域產生經互容流進受害線的耦合電

55、流，而產生的耦合電流將有 50％與干擾線上的信號同向而且速度相同地流人遠端，因此隨著干擾線上信號的傳輸，在受害線上將不斷地產生的前向耦合電流而且和已經存在的前向耦合電流不 斷地疊加，并一同傳向遠端。由于串擾只在信號的邊沿附近區(qū)域產生，流向遠端的耦合電流的持續(xù)時間等于信號的躍變時間。具體的容性耦合如圖6所示。</p><p>　　圖6 前向傳播和后向傳播的互容耦合</p><p><b

56、>　　感性耦合機制</b></p><p>　　當信號在于擾線上傳播時，由于信號電流的變化，在信號躍變的附近區(qū)域，通過分布電感的作用將產生時變的磁場，變化的磁場在受害線上將感應出噪聲 電壓，進而形成感性的耦合電流，并分別向近端和遠端傳播。與容性耦合電流不一樣的是，感性耦合電流的方向與干擾線上信號傳播的方向是反向的，向近端傳輸 時，電流回路是從信號路徑到返回路徑，而向遠端傳輸時，電流回路則是從返回

57、路徑到信號路徑。</p><p>　　對于近端感性耦合串擾，其特征與近端容性耦合串擾非常相似，也是從零開始迅速增加，當傳輸長度大于等于飽和長度以后，將穩(wěn)定在一個固定值，持續(xù)時間是兩倍的傳輸延遲。因為流向近端的感性耦合電流與容性耦合電流同向，所以兩者將疊加在一起。</p><p>　　對于遠端感性耦合串擾，感性耦合噪聲與干擾線上信號邊沿的傳播速度相同，而且在每一步將會耦合出越來越多的噪聲電流

58、，持續(xù)的時間等于信號躍變的 時間。但是由于電流流向與遠端容性耦合電流是反向的，所以到達受害線遠端接收器的耦合電流是兩者之差。具體的感性耦合如圖7所示。</p><p>　　圖7 前向和后向傳播的互感耦合</p><p>　　互感和互容的混合效應</p><p>　　一般地，在完整的地平面上，容性和感性的耦合產生的串擾電壓大小相等，因此遠端串擾的總噪聲由于容性和感性耦

59、合的極性不一樣而相互抵消。在帶狀 線電路更能夠顯示兩者之間很好的平衡，其遠端耦合系數(shù)極小，但是對于微帶線路，由于與串擾相關的電場大部分穿過的是空氣，而不是其他的絕緣材料，因此容性 串擾比感性串擾小，導致其遠端串擾系數(shù)是一個小的負數(shù)。</p><p><b>　　2 解決串擾的方法</b></p><p>　　串擾在電子產品的設計中普遍存在，通過以上的分析與仿真，了解了

60、串擾的特性，總結出以下減少串擾的方法：</p><p>　　(1)在情況允許的情況下，盡量增大走線之間的距離，減小平行走線的長度，必要時采用jog方式走線。</p><p>　　(2)在確保信號時序的情況下，盡可能地選擇上升沿和下降沿速度更慢的器件，使電場和磁場變化的速度變慢，從而降低串擾。</p><p>　　(3)在設計走線時，應該盡量使導體靠近地平面或電源平面

61、。這樣可以使信號路徑與地平面緊密的耦合，減少對相鄰信號線的干擾。</p><p>　　(4)在布線空間允許的條件下，在串擾較嚴重的兩條信號線之間插入一條地線，可以減小兩條信號線間的耦合，進而減小串擾。</p><p><b>　　3 EMI、EMC</b></p><p>　　隨著當今數(shù)字化時代的發(fā)展，大部分電子設備工作頻率基本上都在100MH

62、z以上，串行輸出接口的速率也越來越趨近Gbps級別，而且它們常常必須與其它電子設備同時在一個很狹窄的空間下工作，這使得電磁兼容問題變得非常突出，目前幾乎所有重要的電子設備都必須通過電磁干擾和電磁兼容(EMI/EMC)測試。如果無法通過這種測試，那么這一產品是不可能準許進入市場的。 </p><p>　　為了不致影響產品的上市周期，EMI/EMC指標和產品性能指標一樣都已成為衡量一個設計成功與否的標志。而EMI/E

63、MC問題的解決決不是簡單地在外部做一些屏蔽措施就可搞定的，它是一個系統(tǒng)性的問題，與器件選擇、電路設計、PCB布局和布線、以及I/O接口的選擇都有很大的關系，因此必須從原理圖設計開始就要考慮EMI/EMC問題的解決辦法。 </p><p>　　器件的選擇主要應考慮優(yōu)先選用工作電流、泄漏電流、紋波電流、紋波電壓、功耗和工作電壓低的器件，電路設計主要應考慮電源電路、高壓和高頻電路、以及輸入/輸出電路的匹配、同步、驅動和

64、均衡，這部分比較復雜，主要取決于設計師的經驗和水平，這里不作多表。 PCB是系統(tǒng)中主要的輻射源，控制系統(tǒng)中所有的PCB的EMI輻射、提高系統(tǒng)搞干擾的能力是確保產品通過EMC測試的最好方法。首先要認識到的是，PCB的布局是很重要的，必須注意把高壓和高頻部分與低壓和低頻電路部分在PCB上分割開來，必要時可能還要在PCB上開一些溝槽以加強屏蔽效果。其次，PCB的布線是產生EMI問題的主要來源，尤其是當今隨著PCB板空間的越來越小和層數(shù)的越來越

65、多，越來越多的高頻信號線和電源線如何很好地避免相互干擾變成了一個非常棘手的問題。 </p><p>　　現(xiàn)有的一些EMC仿真分析工具可以幫助PCB設計工程師解決一些EMI的問題，不過，目前并沒有一種能完全并準確地仿真EMI效果的工具，這主要是因為PCB各種過孔的阻抗受工藝和材料的影響非常大，現(xiàn)有的仿真分析工具沒有辦法對它進行精確的傳輸線效應分析。盡管目前市場上出現(xiàn)了一些易于使用的基于EMC設計規(guī)則檢查的EMI/E

66、MC仿真分析工具，如Cadence的EMControl和Zuken的EMC Adviser，但它們只能幫助PCB設計師發(fā)現(xiàn)和解決PCB實際布線時產生的EMI問題，而不可能從根本上解決PCB布線的EMC問題。 </p><p>　　要想從根本上解決這一問題，必須對PCB的布線有一個更深入的了解。PCB上的噪聲源是多種多樣的，如信號噪聲(反射和串擾等)、電源/地噪聲、以及天線(懸空線)等等，為了確保減少PCB的EMI

67、，這些信號的、器件的、電源/地平面的以及天線的噪聲源都必須加以考慮。 </p><p>　　考慮到信號噪聲源是信號完整性(SI)問題、電源/地噪聲源是電源完整性(PI)問題，因此最終的EMC問題的解決必須依靠正確的SI、PI和EMI的共同設計，而不僅僅只是考慮EMC的問題。目前業(yè)界主要的SI和PI仿真分析工具有Cadence的PCB SI 230/630、Mentor的HyperLynx和Zuken的Hot-St

68、age。 I/O接口(特別是高速串行接口)也是產生EMI/EMC問題的一個主要輻射源，盡管我們可以采取一些外部屏蔽措施和濾波/匹配等電路設計補救措施，但最根本的辦法是徹底消除輻射大量干擾的輸入/輸出器件(如功放和收發(fā)器等)和連接電纜。值得慶幸的是，隨著柔性PCB板材料、設計和制造技術的進步，這一方法現(xiàn)在是完全可行的?，F(xiàn)在Zuken的從PCB設計到制造一體化解決方案CR-5000可以支持用柔性PCB板來連接兩塊不同層數(shù)的PCB硬板，柔性P

69、CB板的應用不僅可省掉EMI輻射較大的I/O端口和器件，而且可提高全系統(tǒng)的可靠性和節(jié)省系統(tǒng)的BOM成本。 </p><p>　　2.3 SI的HyperLynx 仿真</p><p>　　HyperLynx 包括前仿真工具LineSim和后仿真工具BoardSim。 LineSim是用來原理圖仿真，BoardSim可以用來PCB板級仿真。HyperLynx能仿真的范圍包括信號完整性（sig

70、nal-integrity），串擾(crosstalk)和電磁兼容(EMC)。</p><p>　　1使用linesim進行布線前仿真</p><p><b>　　一個簡單的模型</b></p><p>　　如圖包含一個驅動器，傳輸線和接收器。如何實現(xiàn)阻抗匹配，才能保證沒有反射，振鈴現(xiàn)象？通過信號完整行理論我們知道要保持傳輸線一致的阻抗，如50

71、歐姆，如果阻抗不匹配怎么樣才能通過端接的方法改善波形？往往實際上理論計算不能完全的解決問題，實際的仿真能快速直觀的得出結果。</p><p><b>　　圖8 傳輸模式</b></p><p>　　本節(jié)先運行一個實例File->Open LineSim Schematic打開HyperLynx自帶的實例Clock.tln如下圖：圖中的74AC11x為驅動器，通過

72、傳輸線后接2個74HCxx門電路。</p><p><b>　　圖9 實例圖</b></p><p>　　Simulate->Run Interactive Simulation(Oscilloscope)打開仿真界面，設置Drive waveform 為 Oscillator，頻率為55MHz，水平刻度(Horizontal Scale)設置為5ns/div,

73、然后運行得如下結果：</p><p><b>　　圖10 仿真結果</b></p><p>　　A1和A2出波形過沖太大，反射導致A0出波形也畸變。這一節(jié)通過端接的方法來改善波形。在CELLA2處通過鼠標激活端接電阻和電容，然后把值分別設置為50歐姆和150pF。</p><p><b>　　圖11仿真實例圖</b><

74、;/p><p>　　再次運行Simulate->Run Interactive Simulation(Oscilloscope)。</p><p><b>　　圖12振鈴仿真圖</b></p><p>　　在加入了端接電路之后A0,A1和A2處的波形過沖消除，有較大的改善。 </p><p>　　振鈴仿真圖中的CGS7

75、4CT2524為output，74HCXX為input，它們都有各自的ibis模型。</p><p>　　源端的端接電阻RS為0歐姆，傳輸線為50歐姆。</p><p><b>　　圖13 仿真實例圖</b></p><p>　　先運行仿真一次，IC model的速度選為Typical，它表示上升下降沿的速率。Fast-Strong最快，Slo

76、w-Weak最慢。運行之后的結果如下，圖中紅色的波形為輸入端74HCXX的下降沿，振鈴比較的大：</p><p><b>　　圖14 運行結果</b></p><p>　　修改源端端接電阻改善波形的方法</p><p>　　HyperLynx帶有智能端接分析的功能，菜單Wizards->Run Terminator Wizard運行之后，

77、給出了推薦的電阻值28.1歐姆。</p><p><b>　　圖15 運行界面</b></p><p>　　設置完成之后RS的阻值已經改變了。</p><p><b>　　圖16 仿真實例圖</b></p><p>　　再次運行仿真，結果如下，終端的振鈴顯著減小。</p><p&

78、gt;<b>　　圖17運行結果</b></p><p>　　2使用BoardSim進行布線后仿真</p><p><b>　　下面介紹實例</b></p><p>　　板的 L2 Cache 總線工作頻率 200Mhz，60x 總線工作頻率 100MHz，是板上工作頻率最高的部分。依據(jù) MPC755、MPC107、Pow

79、erSpan 的芯片手冊，阻抗在 50 ohm～70 ohm 之內比較合適，按前面層疊結構的設計，5mil 的信號線寬是可以保證阻抗要求的。 </p><p>　　因為板上這兩個總線的負載最多為 2 個負載，且這幾個芯片之間的距離很近，相關的 PCB 走線很短，所以信號時序關系一般能夠滿足要求（盡管其工作頻率很高）。下面給出 L2 Cache 總線上典型時鐘線、地址線以及數(shù)據(jù)線的 PCB走線圖以及在 HyperL

80、ynx 仿真軟件的 BoardSim工具下的仿真波形。MPC755、MPC107、PowerSpan 和 GVT71128 芯片的 IBIS 模型均來自于芯片廠商（Motorola、TUNDRA和GALVENTECH）。</p><p>　　U20.N15(MPC755)為驅動端，U22.89(GVT71128)為接收端。L2 Cache時鐘線“CLK-OUTA”的PCB走線及仿真波形：</p>&

81、lt;p><b>　　圖18仿真波形</b></p><p>　　U20.J13(MPC755)為驅動端，U21.48和U22.48(GVT71128)為接收端。L2 Cache地址線“L2ADDR14”的PCB走線及仿真波形：</p><p><b>　　圖19仿真波形</b></p><p>　　U20.P18(

82、MPC755)為驅動端，U22.29(GVT71128)為接收端。L2 Cache數(shù)據(jù)線“L2DATA23”的PCB走線及仿真波形：</p><p><b>　　圖20仿真波形</b></p><p><b>　　3總結 </b></p><p>　　從上面的信號仿真波形就可以看出，通過設計合理的層疊結構、傳輸線阻抗、阻抗

83、匹配以及布線拓撲結構，對于幾百兆赫茲的信號而言一般都不會存在信號完整性問題。 </p><p>　　因為傳輸線存在傳輸延遲，對高速信號，特別是總線信號而言，滿足信號的時序關系是至關重要的。如果時序關系有問題，信號質量再好也沒用。根據(jù)總線信號時序要求和芯片數(shù)據(jù)手冊，事先要計算設計各種信號線的合理長度范圍，PCB 布局布線時以計算好的信號長度為依據(jù)，合理控制時鐘線、控制信號線以及地址數(shù)據(jù)線的走線長度，PCB 布線完成

84、后最后再次計算驗證時序關系是否滿足。 </p><p>　　信號完整性和滿足時序關系是邏輯電路功能物理實現(xiàn)的必要保證。</p><p>　　3 PI（電源完整性分析）仿真與設計</p><p><b>　　3.1 概述</b></p><p>　　電源完整性是指特定電源與理想狀態(tài)的接近程度，具體取決于電源的自然特性。對于

85、家用設備電源來說，主要是電源電壓幅度和頻率，即不管附近的負載和用電限制如何變化，電壓幅度和頻率能夠保持穩(wěn)定的程度。PCB設計的復雜程度越來越高，穩(wěn)定可靠地供電電源成為保障系統(tǒng)穩(wěn)定工作的必須條件。當開關器件數(shù)目不斷增加，核心電壓不斷減小的時候，電源的波動往往會給系統(tǒng)帶來致命的影響。電源完整性，簡稱PI（Power Integrity）從廣義上說，PI屬于系統(tǒng)完整性（SI）研究范疇之內的，而新一代的信號完整性分析必須建立在可靠地電源完整性基

86、礎之上。雖然電源完整性主要是討論電源供給的穩(wěn)定性問題，但由于地在實際系統(tǒng)中總是和電源密不可分的，通常把如何減少地平面的噪聲也作為電源完整性中的一部分進行討論。</p><p>　　芯片內部有成千上萬個晶體管，這些晶體管組成內部的門電路、組合邏輯、寄存器、計數(shù)器、延遲線、狀態(tài)機、以及其他邏輯功能。隨著芯片的集成度越來越高，內部晶體管數(shù)量越來越大。芯片的外部引腳數(shù)量有限，為每一個晶體管提供單獨的供電引腳是不現(xiàn)實的。芯

87、片的外部電源引腳提供給內部晶體管一個公共的供電節(jié)點，因此內部晶體管狀態(tài)的轉換必然引起電源噪聲在芯片內部的傳遞。</p><p>　　對內部各個晶體管的操作通常由內核時鐘或片內外設時鐘同步，但是由于內部延時的差別，各個晶體管的狀態(tài)轉換不可能是嚴格同步的，當某些晶體管已經完成了狀態(tài)轉換，另一些晶體管可能仍處于轉換過程中。芯片內部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于

88、電平轉換的不定態(tài)區(qū)域，那么電源噪聲可能會被放大，并在門電路的輸出端產生矩形脈沖干擾，進而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內部門電路的傳播，還可能會觸發(fā)內部寄存器產生狀態(tài)轉換。</p><p>　　除了對芯片本身工作狀態(tài)產生影響外，電源噪聲還會對其他部分產生影響。比如電源噪聲會影響晶振、PLL、DLL的抖動特性，AD轉換電路的轉換精度等。由于最終產品工作溫度的變化以及生產過程中產生的不一致性，如果是

89、由于電源系統(tǒng)產</p><p>　　生的問題，電路將非常難調試，因此最好在電路設計之初就遵循某種成熟的設計規(guī)則，使電源系統(tǒng)更加穩(wěn)健。</p><p>　　3.2 電源系統(tǒng)的噪聲來源與電容的退耦</p><p>　　電源系統(tǒng)的噪聲來源有三個方面：</p><p>　　第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩(wěn)壓芯片自身決

90、定的，一旦選好了穩(wěn)壓電源芯片，對這部分噪聲我們只能接受，無法控制。</p><p>　　第二，穩(wěn)壓電源無法實時響應負載對于電流需求的快速變化。穩(wěn)壓電源芯片通過感知其輸出電壓的變化，調整其輸出電流，從而把輸出電壓調整回額定輸出值。多數(shù)常用的穩(wěn)壓源調整電壓的時間在毫秒到微秒量級。因此，對于負載電流變化頻率在直流到幾百KHz之間時，穩(wěn)壓源可以很好的做出調整，保持輸出電壓的穩(wěn)定。當負載瞬態(tài)電流變化頻率超出這一范圍時，穩(wěn)壓

91、源的電壓輸出會出現(xiàn)跌落，從而產生電源噪聲?，F(xiàn)在，微處理器的內核及外設的時鐘頻率已經超過了600兆赫茲，內部晶體管電平轉換時間下降到800皮秒以下。這要求電源分配系統(tǒng)必須在直流到1GHz范圍內都能快速響應負載電流的變化，但現(xiàn)有穩(wěn)壓電源芯片不可能滿足這一苛刻要求。我們只能用其他方法補償穩(wěn)壓源這一不足，這涉及到后面要講的電源去耦。</p><p>　　第三，負載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產生的壓降。PCB板上

92、任何電氣路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供一個完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流經電源平面，到達負載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻抗很低，但確實存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳及焊盤本身也會有寄生電感存在，瞬態(tài)電流流經此路徑必然產生壓降，因此負載芯片電源引腳處的電壓會隨著瞬態(tài)電流的變化而

93、波動，這就是阻抗產生的電源噪聲。在電源路徑表現(xiàn)為負載芯片電源引腳處的電壓軌道塌陷，在地路徑表現(xiàn)為負載芯片地引腳處的電位和參考地電位不同（注意，這和地彈不同，地彈是指芯片內部參考地電位相對于板級參考地電位的跳變）。</p><p>　　采用電容退耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態(tài)電流的響應速度，降低電源分配系統(tǒng)的阻抗都非常有效。</p><p>　　對于電容退耦，很多資料中都

94、有涉及，但是闡述的角度不同。有些是從局部電荷存儲（即儲能）的角度來說明，有些是從電源分配系統(tǒng)的阻抗的角度來說明，還有些資料的說明更為混亂，一會提儲能，一會提阻抗，因此很我在看資料的時候感到有些迷惑。其實，這兩種提法，本質上是相同的，只不過看待問題的視角不同而已。</p><p>　　問題的關鍵被引到了電容身上，那么如何選擇電容呢</p><p>　　對于一個實際的電路系統(tǒng)，我們如何正確選取

95、合適的電容呢？我們以一個實際例子來說明，假設電路中有50 個驅動緩沖器同時開關輸出，邊沿速度1ns，負載30pF，電壓2. 5 伏，允許波動范圍為+/-2%（如果考慮電源層的阻抗影響，可允許的波動范圍可增加）。則最簡單的一種方法就是看負載的瞬間電流消耗，計算方法如下：</p><p>　　1．先計算電源回路允許的最大阻抗Xmax= ΔV/ ΔI=0.05V/3.75A=13.3 mohms </p>

96、<p>　　2．考慮低頻旁路電容的工作范圍FBYP ASS=Xmax/2ΠL0=13.3/(2X3.14X5)=424KHz </p><p>　　這是考慮板子上電源總線的去耦電容，一般取值較大的電解電容，這里假設其寄生電感為5nH?？梢哉J為頻率低于 FBYP ASS的交流信號由板級大電容提供旁路。 </p><p>　　4． 考慮最高有效頻率F knee，也稱為截止頻率 F

97、knee=0.5/Tr=0.5/1ns=500MHz，截止頻率代表了數(shù)字電路中能量最集中的頻率范圍，超過F knee的頻率將對數(shù)字信號的能量傳輸沒有影響。</p><p>　　5．計算出在最大的有效頻率（Fknee ）下，電容允許的最大電感LTOT 。</p><p>　　6．假設每個電容的ESL 為1.5nH(包含焊盤引線的電感)，則可算出需要的電容個數(shù)N=ESL/L TOT=1.5nH

98、/4.24pH=354。</p><p>　　7．電容在低頻下不能超過允許的阻抗范圍，可以算出總的電容值C 。</p><p>　　8． 最后算出每個電容的取值Cn=C/N=28.3uF/354=80nF。</p><p>　　計算結果表示，為了到達最佳設計效果，我們需要將354 個80nF的電容平均分布在整個PCB 板上，但是從實際情況看，這么多電容往往是不太可能

99、的，如果同時開關的數(shù)目減少，上升沿不是很快，允許電壓波動的范圍更大的話，計算出來的結果也會變化很大。如果實際的高速電路要求的確很高的話，我們只有盡可能選取ESL 較小的電容來避免使用大量的電容。</p><p>　　圖21 ESR、ESL一定，電容阻抗隨容值變化的頻率特性圖</p><p>　　電容在Layout中注意事項：</p><p>　　通過對以上電容特性的

100、分析，我們可以大致總結出高速PCB 布線中對電容處理的要求，簡單的說就是降低電感。具體措施主要有： 減小電容引線/ 引腳的長度；使用寬的連線；電容盡量靠近器件，并直接和電源管腳相連；降低電容的高度（使用表貼型電容）；電容之間不要共用過孔，可以考慮打多個過孔接電源/ 地；電容的過孔要盡量靠近焊盤（能打在焊盤上最佳），如圖18所示：</p><p>　　圖22 電容在Layout中引線設計趨勢</p>

101、<p>　　總之，電源、地平面的諧振特性對我們系統(tǒng)的性能帶來不利的影響。在諧振頻率附近，能量會被介質存儲或消耗掉，而且只要該電源、地平面的位置有激勵源，就很容易起振。通過增加濾波電容或適當調整芯片的外置，從而達到我們的設計要求。</p><p>　　3.3 PI的仿真分析</p><p>　　電源地平面的分析是比較復雜的，而且計算量非常大。但是隨著EDA的迅速發(fā)展，市場上出現(xiàn)了許

102、多這方面的EDA仿真工具，如Ansoft公司的Siwave，Sigerity公司的Speed2000，Cadence的PDS等等。但是由于這些EDA工具推出時間不是很長，都還不是很成熟，在同類產品中，要算Ansoft公司的Siwave性能最為優(yōu)異。因此我們選用了Siwave作為電源地平面分析的EDA工具。</p><p>　　圖23 新工程創(chuàng)建成功</p><p>　　圖24 輸入aleg

103、ro輸出的*.anf文件</p><p>　　圖25 輸入alegro輸出的*.cmp文件</p><p>　　圖26 仿真工程文件創(chuàng)建成功，結果保存為*.siw文件</p><p>　　圖27 編輯修改元件參數(shù)，輸入元器件的分布參數(shù)（1）</p><p>　　圖28 編輯修改元件參數(shù)，輸入元器件的分布參數(shù)（2）</p><

104、;p>　　圖29 在需要仿真的關鍵信號線定義port，并選擇高亮關鍵信號和元件</p><p>　　圖30選擇ansoft軟件的全波spice仿真功能執(zhí)行</p><p>　　圖31 全波spice仿真秤鉤輸出spice子電路文件</p><p>　　獲得全波子電路的目的是為了利用spice軟件進行更為靈活的仿真，此處可以將其他spice模型、ibis模型等組

105、合在一起進行更為復雜的仿真。</p><p><b>　　4總結與實例</b></p><p>　　印制電路板并非連接各個元件的無源元件。當上升時間減小到一定程度，電路板上的寄生電容和寄生電感開始導致一些可能影響電路性能的噪聲信號和瞬態(tài)信號時，就需要考慮信號完整性問題。在設計過程中應該知道回流信號在什么地方，如果對返回信號不予考慮，就會花費大量的時間和精力對50%的信

106、號線的流動路徑進行規(guī)劃和指定策略，而對于另外50%的信號線的處理則聽之任之。</p><p>　　信號完整性問題被分為4個部分：</p><p><b>　　1、EMI</b></p><p>　　2、在一個網絡上的反射</p><p>　　3、在兩個網絡或者多個網絡之間的串擾，很多情況下是EMI的特殊情況</p&

107、gt;<p>　　4、在元件切換狀態(tài)時，電源系統(tǒng)的穩(wěn)定性</p><p><b>　　一、電磁干擾</b></p><p>　　回路電流總是從阻抗最小的路徑上流過。交流信號的回流信號總是趨向于直接從信號走線的下方通過。當上升時間減小時更明顯。回流面積由信號經過的走線以及信號返回信號源的路徑所決定。對于高頻信號EMI是與回路面積緊密相關的。如果要想把EMI

108、減小到最小，就必須把回路面積減小到最小。參考層中的縫隙，連接線的信號分配排列以及接口處的不完整敷銅等都會影響回流面積從而影響EMI。</p><p>　　當參考信號為電源層時，回流信號在電源層，可以認為回流信號通過最近的旁路電容從電源層流回了地層。當信號走線在不同的層中改變時，回流信號會通過旁路電容在相應的參考層間流動。信號線被布在不相關的層時會導致不確定結果，因此不應在一個不相關的層上方布線。短截線等等效于一個

109、天線，因此會產生大量的電磁輻射。</p><p><b>　　二、反射與傳輸線</b></p><p>　　無限長，絕對均勻的走線或者導線叫做傳輸線。如果有限長的傳輸線終端連接在它的特征阻抗Z上，那么它看起來等效于無限長的傳輸線。改變走線所在的層會導致走線阻抗不均勻，從而產生反射。改變走線所在的層導致回流信號跨越參考層（回流信號通過附近的旁路電容到達另一個層），通往旁