數字hic平面設計與工藝研究畢業(yè)設計

1、<p>　　數字HIC平面設計與工藝研究</p><p><b>　　摘 要</b></p><p>　　根據數字混合集成電路的設計原理及設計指導規(guī)則，結合現有的薄膜混合集成電路制造工藝，對雙穩(wěn)態(tài)觸發(fā)器電路進行了電路的平面圖形設計，并繪出了電路工藝版圖，對所用的膜電阻、膜電容的材料進行了說明，對外貼式元件（三極管，二極管）的放置位置進行了設計說明。</

2、p><p>　　關鍵詞：混合集成電路，薄膜工藝，材料,膜電容，膜電阻</p><p>　　The Graphic Design of Digital Hybrid Integrated Circuit And Technology</p><p><b>　　Abstract</b></p><p>　　According

3、to the design principles and design rules of digital hybrid integrated circuit and the thin film manufacturing technology of hybrid integrated circuit, The Graphic of bistable flip-flop was designed, at the same time, it

4、s Process layout was drew. Besides, the material’s choice of Membrane resistance and Membrane capacitance have been explained, and the (transistors, diodes) bonded components’ location in designing have been instructed.

5、</p><p>　　Key words: hybrid integrated circuits, thin film technology, material, membrane capacitance, membrane resistance</p><p><b>　　目 錄</b></p><p><b>　　摘 要I<

6、;/b></p><p>　　AbstractII</p><p><b>　　目 錄III</b></p><p><b>　　引 言1</b></p><p>　　1、數字HIC 的概述2</p><p>　　1．1數字HIC 的分類2</p>

7、<p>　　1．2數字HIC 的特點3</p><p>　　1．3 薄膜電路與厚膜電路的區(qū)別3</p><p>　　1．4數字HIC在微電子技術中的地位3</p><p>　　2、HIC元、器件的平面圖形設計5</p><p>　　2.1薄厚膜集成方式的選擇5</p><p>　　2.2膜電阻器

8、的平面圖形設計5</p><p>　　2.2.1 膜電阻率和方阻5</p><p>　　2.2.2電阻設計3種方法5</p><p>　　2.3膜電容的平面圖形設計8</p><p>　　2.3.1膜電容的主要特性參數8</p><p>　　2.3.2膜電容的平面設計10</p><p

9、>　　2.4導電帶、焊接區(qū)和交叉區(qū)的設計13</p><p>　　2.4.1導電帶設計13</p><p>　　2.4.2焊區(qū)的設計13</p><p>　　2.4.3交叉區(qū)的設計13</p><p>　　3、HIC平面設計基礎14</p><p>　　3.1基片材料14</p><

10、;p>　　3.1.1基片材料概述14</p><p>　　3.1.2基片的要求14</p><p>　　3.2薄膜材料15</p><p>　　3.2.1薄膜導體材料15</p><p>　　3.2.2薄膜電阻材料16</p><p>　　3.2.3薄膜介質材料17</p><p&

11、gt;　　3.2.4薄膜絕緣體材料17</p><p>　　3．3薄膜工藝17</p><p>　　4、數字HIC的平面化布局設計18</p><p>　　4.1設計指導原則18</p><p>　　4.2電路平面圖的粗略布局19</p><p>　　4.3膜電阻的寄生效應22</p><

12、;p>　　4.4 HIC的熱設計22</p><p>　　4.4.1混合集成電路熱設計的基本原則22</p><p>　　4.4.2混合集成電路的散熱方式23</p><p>　　4.5電路平面化布局的設計和計算23</p><p><b>　　5、總 結30</b></p><p

13、><b>　　致 謝31</b></p><p><b>　　參考文獻32</b></p><p><b>　　引 言</b></p><p>　　隨著電子產業(yè)的迅速發(fā)展對電子系統的速度、功能和可靠性提出了越來越高的要求，混合集成電路便是滿足這種要求的核心技術之一。近年來，特別是1994年以

14、來，由于電子產品和電子設備的生產能力以及通信設備市場擴大，混合集成電路產品的產值激增，這種勢頭歸因于混合集成電路在移動通信設備及商用計算機高頻和高功率器件中的應用迅速擴大，加之混合集成電路越來越多的用于高密度組裝，而高密度組裝是通過在電路基板上做膜式分立器件來實現的，所以混合集成電路有各種不同的款式。混合集成電路的工藝又有綜合發(fā)展的趨勢，它沖破傳統的厚、薄膜工藝束縛，把厚膜、薄膜、半導體等工藝相結合，制成具有多項特殊功能的大規(guī)模、超大規(guī)

15、模集成電路。</p><p>　　自本世紀七十年代以來，薄膜技術與薄膜材料得到突飛猛進的發(fā)展，無論在學術上還是在實際應用中都取得了豐碩的成果，并已成為當代真空科學與技術和材料科學中最活躍的研究領域，在高新技術產業(yè)中具有舉足輕重的作用。薄膜技術、薄膜材料、表面科學相結合推動了薄膜產品全方位的開發(fā)與應用。特別是對數字混合集成電路的發(fā)展產生重大影響。</p><p>　　1 數字HIC的概述&l

16、t;/p><p>　　數字集成電路是將元器件和連線集成于同一半導體芯片上而制成的數字邏輯電路或系統。半導體集成電路是將晶體管，二極管等等有源元件和電阻器，電容器等無源元件，按照一定的電路互聯，“集成”在一塊半導體單晶片上，從而完成特定的電路或者系統功能。數字混合集成電路是在同一個基片上用蒸發(fā)、濺射、電鍍等薄膜工藝制成無源網路,并組裝上分立的微型元件、器件,外加封裝而成的混合集成電路。所裝的分立微型元件、器件，可以是微

17、型元件、半導體芯片或單片集成電路。</p><p>　　1．1數字HIC 的分類</p><p>　　數字集成電路是將元器件和連線集成于同一半導體芯片上而制成的數字邏輯電路或系統。根據數字集成電路中包含的門電路或元、器件數量，可將數字集成電路分為以下幾類；</p><p>　　(1) 小規(guī)模集成電路（Small Scale Integration，SSI）</

18、p><p>　　小規(guī)模集成電路通常指含邏輯門個數小于10 門(或含元件數小于100個)的電路。</p><p>　　(2) 中規(guī)模集成電路（Medium Scale Integration，MSI）</p><p>　　中規(guī)模集成電路通常指含邏輯門數為10門～99門(或含元件數100個～999個)的電路。</p><p>　　(3) 大規(guī)模集成電

19、路（Large Scale Integration，LSI）</p><p>　　大規(guī)模集成電路通常指含邏輯門數為100門～999門(或含元件數1000個～9999個)的電路。</p><p>　　(4) 超大規(guī)模集成電路（Very Large Scale Integration，VLSI）</p><p>　　超大規(guī)模集成電路通常指含邏輯門數大于1000 門(或含

20、元件數大于10000個)的電路。</p><p>　　1．2數字HIC 的特點</p><p>　　數字混合集成電路更是綜合了半導體集成電路與薄膜集成電路的共同優(yōu)點。既可用半導體IC或晶體管做有源器件，又可用膜工藝制作無源器件。電路集成度高，穩(wěn)定性好，可靠性好。但是所用工藝設備比較昂貴、生產成本較高。</p><p>　　1．3 薄膜電路與厚膜電路的區(qū)別</p

21、><p>　　薄膜電路與厚膜電路的區(qū)別主要有以下幾點：一、是膜厚的區(qū)別：薄膜的膜厚小于10μm，大多處于小于1μm，厚膜電路的膜厚一般大于10μm；二、是制造工藝的區(qū)別：薄膜電路采用的是真空蒸發(fā)、磁控濺射等工藝方法，厚膜電路一般采用絲網印刷工藝；三、與厚膜集成電路相比較，薄膜電路的特點是所制作的元件參數范圍寬、精度高、溫度頻率特性好，可以工作到毫米波段。并且集成度較高、尺寸較小。</p><p&g

22、t;　　1．4數字HIC在微電子技術中的地位</p><p>　　微電子技術是一門使電子元器件和電子系統微小型化的技術。具體說，微電子技術，除了設計，制造微型電子組件，集成電路和功能器件等技術外 ，還包括集成電路和由集成電路構成的微電子系統的應用技術。集成電路則是微電子技術的一個重要方面，它將組成電路的有源和無源元器件及其互連線一起制作在半導體基片或絕緣基板上，直接構成一個完整的具有一定功能的微型電路。按照制造工

23、藝不同，集成電路可分為半導體，薄膜，厚膜和混合集成電路。隨著電子產品向功能復雜化、體積小型化以及高性能高可靠性方面的發(fā)展,集成化和大規(guī)模集成化已成為迫切的要求和必然趨勢。在集成電路面臨這種應用要求而迅速發(fā)展的過程中,數字集成電路又在數量、品種和進展速度上比其它集成電路居領先地位。因此，數字集成電路已被廣泛地應用于計算機、通訊、自動控制、儀器儀表等的數字系統中。近幾十年，薄膜技術與薄膜材料科學突飛猛進的發(fā)展對薄膜電子產品的巨大推動作用，尤

24、其是數字混合集成電路具備了半導體集成電路與薄膜集成電路的共同有點，引起了廣大生產廠家的極大興趣和廣大用戶對這種電子產品的青睞。自然而然，在未來微電子技術的進一步發(fā)展中，推動數字混合集成電路的發(fā)展將成為必然趨勢。</p><p>　　2 HIC元、器件的平面圖形設計</p><p>　　在既定技術規(guī)范的前提下，將電路原理圖中的元、器件轉換成適合HIC工藝的平面圖形的過程稱為電路元、器件的平面

25、圖形設計。</p><p>　　2.1薄厚膜集成方式的選擇</p><p>　　HIC具有設計靈活性、元器件參數范圍廣、精度高、性能好等特點，對于線路較復雜，品種較繁多的模擬集成電路最為適合。其中，薄膜混合集成電路適用于要求低噪聲、高穩(wěn)定，高頻率的電路；厚膜混合集成技術適用于要求高電壓、大功率、低成本的電路。</p><p>　　2.2膜電阻器的平面圖形設計<

26、/p><p>　　2.2.1 膜電阻率和方阻</p><p>　　塊狀導體的電阻率只與物質種類有關，與物體的形狀和大小無關。對于膜電阻材料來說，由于膜厚度很小，厚度的精確測量有一定的難度，而且這時膜的電阻率已不再是一個常數。導體的電阻率與厚度有密切關系。膜電阻(Sheet Resistance)與電阻率之間的關系可表示為：</p><p><b>　　(2-1

27、)</b></p><p><b>　　式中表示膜的厚度。</b></p><p>　　對與一個寬度一致的均勻電阻膜，其電阻值：</p><p><b>　　(2-2)</b></p><p>　　式中L為膜的長度，單位為cm;為膜的寬度,單位為cm；為與膜有關的性能常數，稱為膜所具有的

28、電阻值或叫做方阻，單位為Ω/□。</p><p>　　膜電阻的定義為：長﹑寬相等的一塊正方形電阻膜，當電流從一邊流向其對邊時電阻膜所具有的電阻值，又稱方阻，膜長L與膜寬的比N叫做方數。</p><p>　　制作膜電阻器所選用的材料，應該膜電阻高或溫度系數小。</p><p>　　2.2.2 電阻設計3種方法</p><p>　　分別是直線型電

29、阻、帽型電阻、彎曲型電阻</p><p>　　在設計膜式電阻圖形時，首先要根據可利用的基片面積和電阻器的功耗，粗略的計算電阻體的長、寬比，在根據所要求的阻值，選擇適當的圖形和材料。膜式電阻的阻值是由下式決定的。即：</p><p>　　式中N為方數，在實際設計中可根據方數選擇圖形。當N≤5時，采用直線型；當5﹤N≤10時利用帽型，當N＞10時要用彎曲型。由于工藝，材料和小型化的限制，厚膜電

30、阻宜采用直線型、帽型；薄膜電阻多采用帽型和彎曲型。</p><p>　　1)直線形電阻的設計</p><p>　　直線形電阻是一種最簡單的電阻圖形（如圖2-1）為了小型化，電阻器圖形占用的面積越小越好。然而，電阻器的長度和寬度并不是可以任意確定的，這是因為他們不僅受到式2-2中所規(guī)定的長寬比的制約，而且還受到電阻器的額定功率和工藝條件的限制。 </p><p

31、>　　電阻器的額定功率密度，簡稱為功率密度，是一個根據特定種類電阻器的老化試驗確定的典型數據，它表明電阻體的單位面積上能夠承受的功率，用表示。的值主要與電阻器的基片材料和電阻材料有關，在實際的設計中要通過實驗確定出合理的數據。 根據電路功能指標確定出電阻器的額定功率P以后，就可以求出電阻器的面積于是有： </p><p><b>　　(2-3)</b></p>&

32、lt;p>　　解由式(2-3)和式(2-2）組成的方程組，就可以得到滿足阻值和額定功率要求的直線形膜電阻器的寬度W和長度：</p><p>　??； (2-4)</p><p>　　當N＜1時，以上公式改為：</p><p>　　; (2-5)</p><p>　　當由式(2

33、-4)和(2-5)求出電阻器的最小寬度和長度，小于工藝條件說容許的最小值時，應以后者為準。在基片面積容許的條件下，電阻器尺寸可做的略大些，因為大多數電阻器的寬度與長度比起來都較小，而寬度越小，工藝因素造成的寬度W的相對誤差就越大，因而對電阻器方數的影響也會越大，進而對整個電阻器阻值誤差的影響也越顯著。</p><p>　　另外，電阻器的寬度W與實際膜的寬度是相等的，而長度L卻有所不同，這是因為L只是電阻器兩引端之

34、間的距離。為了使電阻膜能夠和引出端導體良好接觸，必須保證電阻膜的每個端頭和導體重疊一定長度，一般為0.5毫米，因此電阻膜的實際長度為()。在設計電阻膜圖形時一定要注意這一點。</p><p>　　(2)帽形電阻圖形的設計</p><p>　　帽形電阻由于圖形很像帽子而得名（如圖2-2），是膜電阻設計中最常用的電阻圖形。這種圖形的主要特點是在采用微調電阻值增加很多，同時又不增加占用的面積。&

35、lt;/p><p>　　帽形電阻主要是利用切去部分膜層以增加膜的長度的方法來達到所要求的阻值（即標稱阻值），所以一般設計時的阻值要小于規(guī)定的阻值（即小于70%左右）。我們用和分別表示設計阻值和標稱阻值。則： </p><p>　　先用直線形電阻器的寬度公式來計算線寬，以代入（2-4）式得：</p><p>　　(2-6)

36、 電阻的長度為： </p><p><b>　　(2-7)</b></p><p>　　如果計算所得的L≤5W即N≤5，則仍用直線圖形這是因為帽長度必須為，為切割寬度，也就是說要保證切割后余下部分的電阻寬度不小于設計的線寬W。如果L>5W或N>5,則可以設計為帽形，帽長為：</p><p><b&g

37、t;　　(2-8)</b></p><p>　　最大限度微調的情況，帽形的電阻值可表示為：</p><p><b>　　(2-9)</b></p><p>　　從上式可見，只有時未知數，如果求出它的阻值則圖形的大小就確定了。那么如何確定呢？考慮未切割時帽形部分的阻值比設計值小，而在最大切割時阻值會大大增加，所以在計算時一般取標稱阻值

38、1.5倍來求出，即：</p><p><b>　　利用上式和得到：</b></p><p><b>　　(2-10)</b></p><p>　　帽形電阻圖形是基本不損失面積而大大增加電阻方數最有效的途徑，而且便于調整阻值，所以在膜電路中被廣泛采用。</p><p>　　(3)彎曲形電阻圖形設計&l

39、t;/p><p>　　彎曲形電阻圖形在薄膜或厚膜電阻中都有使用，但主要用于薄膜電阻器中。為了或得高阻值電阻膜，除在材料方面進行研究外，目前主要通過多個彎曲的方法來增加阻值。圖形中任何彎曲圖形拐彎處的有效方數都相應地比直線部分的少，這是由于彎曲部分電流分布不均勻造成的，而且愈靠近拐角內側其電流密度越大，也就越容易形成過熱點。因此，在考慮大功率的場合，往往用圓角來代替直角或用金屬薄膜將其短路。在實際應用中，把拐彎處的方數

40、取0.5就可以滿足一定精度要求。彎曲圖形如圖(2-3)的有效方數可以近似表示為：</p><p>　　(2-11) </p><p>　　式中為圖形的長度；為圖形的寬度；為線條寬度；為線條間距；為彎曲的次數；為每個彎曲中的方數。</p><p>　　在一般設計中，常取= 于是（2-11）式化簡為：</p><p><b&g

41、t;　　(2-12)</b></p><p>　　式中為電阻圖形面積。這時的電阻值為： </p><p><b>　　(2-13)</b></p><p>　　由上式可見在給定圖形面積和方阻的條件下，如果盡可能的選擇小線寬和間距，彎曲電阻圖形可以獲得盡可能大的方數和阻值。但是在實際應用中，線寬和線距還要視阻值、面積和功率密度

42、、工藝要求等具體情況來確定最小的線寬和線距。</p><p>　　2.3膜電容的平面圖形設計</p><p>　　2.3.1膜電容的主要特性參數</p><p><b>　　(1)電容的電容量</b></p><p>　　膜電容是一個典型的平行板電容器。在電容器的有效面積為s（cm2），電解質的介電常數為ε,介質層厚度為

43、d（cm）時，他的電容量c為：</p><p>　　C=ε· ·S/d (pF) (2-14)</p><p>　　式中 為真空介電常數， =0.0885pF/cm 。</p><p>　　據上式可見，從小型話考慮設計時總是希望選擇介電常數大的材料作為電介質，并在耐壓許可的情況下盡可能的減小介質的厚度。</p>

44、<p>　　(2)介質厚度d和比容Cp</p><p>　　1)介質厚度d d是膜式電容器設計中的關鍵參數，能否正確的選擇d直接影響到電容器的穩(wěn)定性，耐壓強度和可靠性。d的最小值為：</p><p><b>　　(cm)</b></p><p>　　式中：V—額定工作電壓，V；</p><p>　　E—介質

45、的擊穿電場強度，V/cm；</p><p>　　k—安全系數，k=0.1～0.5 。</p><p><b>　　2)比容Cp</b></p><p>　　電極的單位有效面積所形成的電容量，表達式為：</p><p>　　Cp=C/s=0.0885 /d (pF/cm2) (2-15)</p>

46、<p>　　應該指出的是，在工藝過程不完全相同的情況下，即使對一定的介質材料來說，確定的d值并不能獲得確定的Cp值。因此，只有在工藝條件恒定不變，介質厚度確定后，比容才能隨之確定。</p><p><b>　　(3)貯能因數</b></p><p>　　貯能因數定義為額定工作電壓和比容的乘積：</p><p>　　V·C

47、p=0.08885k·ε·E (2-16)</p><p>　　通常電容量較大、額定電壓較高的膜式電容，要采用貯能因數大的材料制作。由于材料選擇和工藝因數的限制，目前的混合繼承電路中，薄膜電容能滿足中小電容的需要，厚膜電容只能滿足小電容的要求，其他則普遍采用外貼。</p><p>　　2.3.2膜電容的平面設計</p><p&g

48、t;　　與膜電阻相比，膜式電容的幾何圖形設計比較簡單，它是將下電極、介質、上電極依次制作在基片上。對于非陽極氧化介質膜，為了防止上、下電極間的短路并考慮到工藝上的誤差，介質圖形面積必須大于電容器的有效面積，每邊留邊在0.2mm以上。電容器的電極圖形形狀是由電容器的精度、基片的整體布局、電極寄生電阻及制造工藝要求確定的。當比容確定以后，電容器的電極有效面積可根據下是確定：</p><p>　　mm2

49、 （2-17）</p><p>　　電極的有效面積確定以后，就可以根據電路布局中電容器的位置，選擇合適的電極形狀[面積（）=長（）×寬（）]。由于電容器容量和精度與電極有效面積的大小和精度是緊密相關的，所以在進行平面圖形設計時，電極有效面積的對準行性是至關重要的。</p><p><b>　?。╝）交叉電極圖形</b></

50、p><p>　　交叉電極圖形如圖2-4（a）、（b）所示，這種電極的設計、制造簡單，只要上、下電極的寬度足夠精確，二者之間即使發(fā)生上下、左右移動也不影響S的大小。當兩電極偏離垂直相交位置而相對轉動θ角時，如圖2-5所示，有效面積S的相對誤差為： </p><p><b>　?。?-18）</b></p

51、><p>　　例如兩電極相對移動1°，即，才增加0.016%。這一誤差是可以忽略的。而在工藝上控制二者的轉動不大于</p><p>　　1°也是容易達到的，因此，這種圖形可以獲得高精度的值，是普遍采用的圖形之一。它的缺點是總臺階尺寸較長，串聯電阻較大。</p><p>　?。╞）最小電極電阻圖形</p><p>　　最小電阻圖

52、形如圖2-4（c），是將下電極兩側適當擴大，使下電極串聯電阻降為較小的數值。它在下電極材料電阻率較大的陽極氧化膜電容器中較為多見。但是上、下電極的左右偏移會改變電極有效面積，因此，上、下電極的對準精確度是十分重要的。 </p><p>　　為了說明圖2-4（c）的特點，我們先回顧一下電容器的損耗。通常電容器的等效電路是電極電阻和引線與電容器串聯，其阻抗

53、為：</p><p><b>　?。?-19）</b></p><p>　　式中為等效串聯電容，為所有的等效串聯電阻，電容器的損耗因數為：</p><p><b>　?。?-20）</b></p><p><b>　　可將分成兩部分：</b></p><p&

54、gt;<b>　?。?-21）</b></p><p>　　式中為介質損耗，為電極引線提供的總有效電阻。可以看出，在極高頻率下，項是損耗的主要來源。根據式（2-20）和（2-21），R是由兩部分組成，即：</p><p>　　Ω （2-22）</p><p>　　將式（2-22）代入（2-19）得：

55、</p><p><b>　　（2-23）</b></p><p>　　從式中可見:當頻率很低時，阻抗實部取決于，而高頻時則取決于。的大小是由電極材料的電阻率、電極的厚度和電容器的圖形所確定。</p><p>　?。╟）無極性電極圖形</p><p>　　無極性電極圖形如圖2-4（d）所示，適用于工作在大信號情況下的陽極

56、氧化膜電容器。由于閥金屬氧化膜電容器具有單向導電性，屬于極性電容器，能夠經受的反向電壓很小，在較大的交流圖 </p><p>　　信號或過大的反向偏壓下就會造成擊穿而短路。因此在這種情況下，最好設計成無極性電容器。 </p><p>　　由于兩個背靠背的極性電容器串聯在一起，是出于正偏壓的電

57、容器限制了反向偏壓電容器的漏電流，從而保護它免受電擊穿。顯然兩個相同大小的電容器串聯，使總電容量減小為一個電容器容量的一半，即同樣容量的電容器確需要四倍于單個電容器的面積。</p><p>　　（d）考慮到電極微調的圖形</p><p>　　電容器的容量精度，除了受到電容器的有效面積精度的影響外，還隨著介質層厚度d和介電常數的變化而變化。而在實際工藝中，厚度和介電常數是不容易直接進行測量和

58、監(jiān)控的，所以要考慮到電容的微調。 </p><p>　　膜電容器的微調是通過減小電容器電極的有效面積，即一般減小上電極的面積來實現，所以要求電容器的容量要比標稱值大。 </p><p>　　圖2-7是一個容量微調設計。它是由一個主電容器和五個小的指形電容器組成。主電容器的容量應為標稱值的95%，五個

59、小指形電容的容量為總標稱值的10%。利用切斷個別指形上電極的方法可以把容量調整到0.2%。</p><p>　　高頻電路或者要求上升時間極短的脈沖電路中，需要小容量高精度的電容器時，可以采用叉指形結構的圖形，如圖2-7</p><p>　　2.4導電帶、焊接區(qū)和交叉區(qū)的設計</p><p>　　在混合集成電路中，膜元件之間是由導電帶連接；外貼元件和外引線則必須通過焊

60、區(qū)與膜元件實現連接；而在導電帶不得不交叉時，相互之間應以介質材料絕緣，這就是導電帶、焊區(qū)交叉區(qū)的設計。在這些設計中，除了考慮到工藝、材料、圖形的選擇以外，還與整個電路的布局設計密切相關。</p><p>　　2.4.1導電帶設計</p><p>　　(a)盡可能減少導電帶的電阻，為此導電帶要設計成寬而短的形狀，一般寬度大于0.5毫米</p><p>　　(b)導電帶

61、之間及導電帶與其它元件之間要保持一定間距，這是因為考慮到掩膜的偏移等工藝誤差及減少分布電容，一般要求間距在0.3—0.5mm，若采用直接光刻技術，最小間距可以是0.15mm。</p><p>　　(c)導電帶與其它的元件的邊緣重部分一般大于0.15mm。</p><p>　　2.4.2焊區(qū)的設計</p><p>　　焊區(qū)的幾何形狀和大小是由焊接工藝和引線決定的，如烙

62、鐵焊，焊區(qū)就應大，至少為1mm×1mm。焊接區(qū)面積大，其焊接強度自然也大。外貼元器件用再流焊時，焊區(qū)寬度與元器件寬度相一致。若用微焊接技術，如超聲波焊，焊區(qū)邊長可減小至0.5mm</p><p>　　2.4.3交叉區(qū)的設計</p><p>　　設計導電帶時盡量避免交叉，在無法避免時，可在交叉處淀積一層絕緣層把它們彼此隔開，但這會產生附加的寄生電容和交叉處的“臺階”效應（容易使導電

63、帶失效）等問題。對交叉區(qū)的要求是：</p><p>　　(a)電容量盡量小，要在0.5Pf-5pF以下。</p><p>　　(b)絕緣層電阻盡量大，要大于Ω，耐壓大于。</p><p>　　(c)絕緣層和基片、導電帶要相容，彼此之間附著力要求在7*105PA以上。</p><p>　　為了減少交叉區(qū)的附加電容，介質膜應適當厚一些，并選用ξ小

64、的材料，用較窄的導電帶交叉以減小容量，但太窄又會使導電帶的電阻增加。一般要求一個交叉區(qū)容量應小于2PF。在布線復雜時，避免交叉的有效辦法是多層布線技術。</p><p>　　3、HIC平面設計基礎</p><p><b>　　3.1基片材料</b></p><p>　　在厚薄膜混合集成電路中，承載膜式元件及其互連線，支持各種外貼元器件并起包裝作

65、用的絕緣體叫基片。</p><p>　　3.1.1基片材料概述</p><p>　　按材料的晶體狀態(tài)可將基片分為四種類型：單晶基片、多晶基片、無定形玻璃基片和介于晶體與無定形二者之間的玻璃陶瓷基片。常見的單晶基片有α-Al2O3、MgO、SiO2等，由于它們的制造成本很高，只有在特殊情況下才少量使用。其次是多晶Al2O3、BeO陶瓷基片，其中上釉的Al2O3是薄膜電路廣泛應用的材料之一。無

66、定形玻璃基片主要是無堿玻璃和堿土玻璃?？傂阅芙橛诓ＡШ吞沾芍g的一種基片叫做玻璃陶瓷又叫微晶玻璃 。</p><p>　　各類型基片都有他們的優(yōu)點和缺點：玻璃成本低、表面光潔度好淡導熱性機械性強度差；微晶玻璃表面光潔度，機械強度較好，但導熱較差，；陶瓷的導熱、機械性能均好，但表面光潔度差；被釉的陶瓷雖然改善了光潔度，但導熱率下降、高頻性能及附著力等變差。</p><p>　　在混合集成電路

67、中，薄厚膜元件都是直接制作在基片上，這樣，基片本身的性質對混合集成電路的性能，特別是可靠性和生產中的可重復性關系非常密切。因此對于混合集成電路的設計和制造者來說，關鍵在于怎樣選擇和正確應用基片，以使得制造出的電路既穩(wěn)定可靠，又成本低廉。隨著微電子技術的發(fā)展，基片的材料也越來越廣泛，除了玻璃、陶瓷、半導體之外，還有復合基片、有機材料基片、多層基片及各種印刷版基片。為了適應各方面的需要，基片還分成剛性、半剛性、彈性和可繞性基片。</p

68、><p>　　3.1.2基片的要求 </p><p>　　一般來說，混合集成電路使用的基片要求具備如下的性能：</p><p>　　(a)良好的表面光潔度。薄膜電路的基片所使用的微晶玻璃基片和無堿玻璃基片的表面粗糙度在Ra0.01以上。厚膜基片對光潔度也有一定的要求，因為過于光潔的基片會使厚膜元件對基片的附著力降低，而過于粗糙又要增加電阻噪聲</p>&l

69、t;p>　　(b)化學穩(wěn)定性好。要求基片在制造電路的工藝過程不受到或盡可能少受到腐蝕損壞。基片本身的化學組份要有長期穩(wěn)定性。</p><p>　　表面電阻和體積電阻高，以保證基片上膜式元件之間的絕緣。</p><p>　　(c)機械強度高，以保證基片在復雜的制造過程中和在惡劣的機械振動環(huán)境中不致損壞。</p><p>　　(d)熱膨脹系數盡可能接近膜層的熱膨脹

70、系數。若相差過大，將使基片與膜層之間產生應力，對膜層產生破壞作用。</p><p>　　(e)導熱性好，以提高混合集成電路的集成度和使用功率。</p><p>　　(f)成本低。至少要達到在大批量生產時能夠有較低的價格。除此以外，還有無氣孔、無吸水性、劃片分隔性能好、外框尺寸公差小等要求。同時滿足上述要求的理想基片是幾乎沒有的，在實際應用過程中，必須充分考慮電路對基片要求，進行合理的選取。

71、</p><p><b>　　3.2薄膜材料</b></p><p>　　在薄膜電路中主要有四種薄膜：導體、電阻、介質和絕緣薄膜。導電薄膜用作互連線、焊接區(qū)和電容器極板。電阻薄膜形成各種微型電阻。介質薄膜是各種微型電容器的介質層。絕緣薄膜用作交叉導體的絕緣和薄膜電路的保護層。各種薄膜的作用不同，所以對它們的要求和使用的材料也不相同。</p><p&

72、gt;　　3.2.1薄膜導體材料</p><p>　　1、薄膜導體的作用：</p><p>　　連接電阻器端頭；薄膜電容器的上、下電極；膜式元件之間的互連和外帖元器件的連接；制作高頻電感器、微帶線和制作接地線。</p><p>　　2、薄膜導體的主要要求：</p><p>　?。?）有良好的導電性方電阻不大于0.04 KΩ/□，金屬的電阻率應

73、小于4Ω·cm。</p><p>　?。?）與基片、介質材料、電阻材料的粘附性好。</p><p>　?。?）能承受較大電流密度，而不出現明顯的點遷移。</p><p>　?。?）與N型和P型硅材料以及薄膜電阻的端頭能形成良好的端頭接觸。</p><p>　?。?）可以電鍍加厚，能經受高溫處理。</p><p&g

74、t;　?。?）原料成本低廉，淀積和制造工藝簡單、經濟。</p><p>　　薄膜導體材料除了經濟性能外，主要是導電率大，附著牢靠，可焊性好和穩(wěn)定性高。因尚無一種材料能完全滿足這些要求，所以必須采用多層結構。常用的是二至四層結構,如鉻-金(Cr-Au)、鎳鉻-金(Ni Cr-Au)、鈦-鉑-金(Ti-Pt-Au)、鈦-鈀-金(Ti-Pd-Au)、鈦-銅-金(Ti-Cu-Au)、鉻-銅-鉻-金(Cr-Cu-Cr-Au

75、)等。</p><p>　　3.2.2薄膜電阻材料</p><p>　　根據薄膜電阻材料的組分，可將薄膜材料分為以下幾類：</p><p><b>　　單組分金屬材料</b></p><p>　　一般單組分金屬的電阻率很低，不適宜做電阻材料。但對于一些難熔金屬，塊電阻率較高，可達10μΩ·cm以上，當他們處在薄

76、膜狀態(tài)時，電阻率還會增加幾，甚至幾十倍，溫度系數也會相應的改善。鉭膜是目前混合電路中應用最為廣泛的材料。</p><p><b>　　合金材料</b></p><p>　　單元素金屬的電阻率一般都比較小，人們?yōu)榱颂岣唠娮璨牧系碾娮杪?，降低溫度系數，一般都采用合金：對薄膜電阻材料的主要要求是膜電阻范圍寬、溫度系數小和穩(wěn)定性能好。最常用的是鉻硅系和鉭基系。在鉻硅系中有鎳-

77、鉻(Ni-Cr)、鉻-鈷(Cr-Co)、鎳-鉻-硅(Ni-Cr-Si)、鉻-硅(Cr-Si)、鉻-氧化硅(Cr-SiO)、鎳鉻-二氧化硅（NiCr－SiO2）。屬于鉭基系的有鉭(Ta)、氮化鉭(Ta2N)、鉭-鋁-氮(Ta－Al－N)、 鉭-硅(Ta-Si)、鉭-氧-氮(Ta-O-N)、鉭-硅-氧(Ta-Si-O)等。目前，在混合集成電路大多采用含有百分之八十的鎳和百分之二十鉻的鎳鉻膜。</p><p><

78、b>　　金屬-陶瓷材料</b></p><p>　　所謂金屬陶瓷材料是一種由金屬和氧化物兩種成分組成的一種電阻膜，目前最常用的是鉻-一氧化硅。</p><p>　　3.2.3薄膜介質材料</p><p>　　用于混合集成電路中薄膜電容器介質膜一般要求介電常數大、介電強度高、損耗角正切值小,用得最多的仍是硅系和鉭系。即氧化硅(SiO)、二氧化硅(Si

79、O2)、氧化鉭(Ta2O5)和它們的雙層復合結構：Ta2O5-SiO和Ta2O5-SiO2。有時還用氧化釔(Y2O3)，氧化鉿(HfO2)和鈦酸鋇(BaTiO3)等。用一氧化硅做介質的電容器，由于制作工藝簡單，其性能基本能滿足一般場合的需要，所以成為國內外制作電容器的首選材料。</p><p>　　3.2.4薄膜絕緣體材料</p><p>　　為了減小薄膜網路中的寄生效應，絕緣薄膜的介電常

80、數應該很小,因而采用氧化硅(SiO)、二氧化硅(SiO2)、氮化硼(BN)、氮化鋁(AlN)、氮化硅(Si3N4)等。</p><p><b>　　3．3薄膜工藝</b></p><p>　　薄膜則是利用半導體采用已久的物理氣相沉積技 術(PVD)，包括濺鍍(Sputter Deposition)、蒸鍍 (Evaporation)等制程和化學氣相沉積技術(CVD) 來

81、生成薄膜。相較于需要高溫燒結的厚膜制程，薄膜制程多可控 制于400℃的制程溫度以下，而且可視所采用的基板特性來調整制程，使得薄膜被動集成組件可因應不同的產品應用，制作在不同的基板上。可選用的基板可涵蓋硅芯片、氧化鋁陶瓷基板、玻璃基板， 甚至CB等基板上，都可制作薄膜被動組件，這種特性也使得薄膜型的集成被動組件可應用的范圍相當廣泛。</p><p>　　4、數字HIC的平面化布局設計</p><

82、p>　　平面化布局是把給定的電路原理圖繪制成一塊或幾塊平面化圖形的過程。要綜合各種因數加以權衡，需要反復修改和比較，才能最后確定一種比較合理的平面圖和具體的細節(jié)尺寸。</p><p><b>　　4.1設計指導原則</b></p><p>　　薄膜混合集成電路平面布局設計的一般原則包括：同一電路中各膜式元件，互連導體，焊接區(qū)的形狀，取向和它們的推薦尺寸，最小細節(jié)

83、尺寸，以及電路圖形的布局。推薦尺寸代表目前大量生產中的工藝水平，這樣的尺寸可以保證產品能夠進行高成平率的生產。最小尺寸是目前可能達到，但尚不能保證高成品率生產的尺寸。薄膜混合集成電路（雙穩(wěn)態(tài)觸發(fā)器）的尺寸限制如表（4-1）：</p><p>　　表(4-1)：薄膜工藝尺寸限制及受制因素 單位：mm</p><p>　　4.2電路平面圖的

84、粗略布局</p><p>　　電路平面圖形粗略布局的目的，是為了給電路的最差條件分析﹑安裝和評價電路模擬實驗板和電路設計定型提供結構依據。其具體做法是：重新畫出電路原理圖，盡量減少連接線的數量﹑長度﹑彎曲和交叉。先將輸入﹑輸出及其它各種外引出線表清楚，再將模式元件及互連導體﹑外貼元件和絲狀連線用不同的顏色筆畫出。</p><p>　　估計膜式元件﹑膜導體和焊接區(qū)可能占用的面積，在相當于基片

85、的圖紙平面上，重新繪制出元件分布圖。大面積元件應分布得較為松散，小面積的較密集，它們各自占據與其平面圖形相對應的位置。各外引出線的焊接區(qū)務必布置在基片的適當的邊緣上。最后，驗證所取的方案能否滿足電路功能﹑尺寸﹑體積和重量方面的要求。</p><p>　　其粗略布局圖的基本做法：</p><p>　　(a)焊接區(qū)編號。為了區(qū)別，外引出線的焊區(qū)用數字表示，內部外貼元件器件的絲狀焊區(qū)用字母表示。

86、</p><p>　　(b)重畫電路圖，略去外貼件，縮短膜互連導體的長度。</p><p>　　(c)初步安排膜式元件和焊接區(qū)的平面布局，應該盡量避免膜導體的交叉，在交叉不能避免時，可設計膜交叉區(qū)或絲狀連接。</p><p>　　下面是雙穩(wěn)態(tài)觸發(fā)器的原理圖(4-1)和可實現薄膜化的電路(4-2)：</p><p>　　4.3膜電阻的寄生效應&

87、lt;/p><p>　　在對電阻器進行幾何尺寸的設計和計算時，是把電阻器作為純電阻元件來考慮的。實際上，不能簡單地認為膜式電阻器是純電阻元件。因為在某些狀態(tài)下，電阻器本身還存在著不少寄生效應，如：串聯電感，串聯電阻，分布電容，分流電阻等，它們的大小與膜式元件的形狀，平面化布局和使用的材料特性等多方面因素有關，很難加以定量的計算。在這里，我們只作定性的介紹，以便在實際設計時注意到它們的影響，并使寄生效應降低到最小。&l

88、t;/p><p>　　(1)串聯電感：膜式導體或膜式電阻帶本身就存在著自感，帶與帶之間又存在著互感。膜電阻的串聯電感通?？梢赃@樣考慮：</p><p>　　(a)彎曲形電阻器比直線形串聯電感??；</p><p>　　(b)減少電阻膜的長度可以減少串聯電感；</p><p>　　(c)增加間隙和線寬比，同時保持長度不變，則串聯電感增加；</p

89、><p>　　(d)縮小電阻圖形，可減小串聯電感。</p><p>　　(2)串聯電阻：在設計低阻值的膜式電阻時，串聯電阻是必須考慮的因素。串聯電阻主要是導電帶的電阻和導電帶與電阻膜層之間的接觸電阻。</p><p>　　在正常的工藝條件下，導電帶的電阻很小，薄膜導體通常在0.05-0.01，厚膜導體在0.002-0.1之間。接觸電阻是由于電阻膜層和導體膜層之間的氧化，

90、污染或引入雜質等所引起的，在嚴格工藝條件下，接觸電阻可控制在毫歐姆級范圍內。</p><p>　　對于高阻值電阻器，串聯電阻還會產生嚴重的影響。但是，對于10Ω以下精密電阻，串聯電阻就比較明顯地影響電阻體的特性，因為它占總電阻的相當大的一部分，而且對電阻溫度系數，電壓系數，噪聲和穩(wěn)定性都有較大的影響。因此在設計阻值電阻器時應特別減小串聯電阻。</p><p>　　(3)分布電容：薄膜電阻的

91、分布電容與電阻的幾何圖形和基片材料有關。彎曲形電阻器的分布電容主要來自兩電阻帶之間，它是由以空氣為介質的和以基片為介質的兩并聯電容組成。由于基片的介電常數遠大于空氣，所以分布電容主要來自基片。分布電容大，則高頻性能差，所以要盡可能的減小它。在設計中，可以從以下幾點考慮減?。?lt;/p><p>　　(a)基片的介電系數小；</p><p>　　(b)加大電阻帶之間的間距，減小電阻帶的寬度。&l

92、t;/p><p>　　(c)盡量采用直線形電阻圖形法</p><p>　　(d)對于電阻帶長度相同的彎曲形電阻，盡量采用彎曲多而短的形狀。</p><p>　　(4)分流電阻：分流電阻包括流經基片表面和內部的兩部分電流所對應的電阻。它們分別成為表面電阻和體積電阻，顯然兩者是并聯的。分流電阻對高祖特別是108Ω以上的高阻電阻器影響是十分嚴重的，因此，在設計時要注意以下幾點

93、：</p><p>　　(a)努力提高基片的清潔狀態(tài)以增大表面電阻率</p><p>　　(b)采取適當的措施消除或盡可能的減小環(huán)境濕度的影響。</p><p>　　(c)選擇體積電阻率高的材料作電阻基片；</p><p>　　(d)對于高阻電阻器，要適當的增加電阻帶之間的距離。</p><p>　　4.4 HIC的

94、熱設計</p><p>　　隨著混合集成電路集成度的提高和體積的日益減小，混合集成電路實現了基板布線的細化，多層化，組裝高密度化及封裝的薄型化，這樣，電路內部演期間占有的空間越來越小，發(fā)熱程度日益增加。面對過熱的溫度，即使是經過高可靠設計的電子元器件也可能會粗線誤操作和失效。</p><p>　　混合集成電路熱設計包括兩方面的內容：首先通過元器件自身結構設計及散熱器的合理配置，在熱源與環(huán)境

95、之間提供散熱同通路，將電路內部產生的熱量有效地散發(fā)到外部空間中去；其次，通過合理的布局元件避免大功率元件的過分集中，消除或消弱電路在基板上的過熱點，使集成電路內部所有電子元器件的溫度，在所處的工作環(huán)境下，不超過所允許的最高溫度。</p><p>　　4.4.1混合集成電路熱設計的基本原則</p><p>　?。?）基片 ：要求盡可能導熱率大，厚度盡量小。在基片上配置的元器件要考慮到溫度分布

96、均勻，發(fā)熱源（電阻、晶體管或半導體集成電路芯片）盡可能靠近引出線或散熱片。</p><p>　?。?）引線 : 要求導熱率高,盡可能短而粗，與基片的結合處有盡可能大的接觸面積，以降低連線處的熱阻。</p><p>　?。?）裝配與封裝 ：要求集成電路垂直放置或發(fā)熱面向上。如果集成電路是多片迭層，應將含大功率元器件的層置于最上面。封裝外殼應盡量涂黑。外部內殼如需要填料時，應選用導熱率大的材料

97、。</p><p>　?。?）散熱器 ：對于大功率或比功率400nW/cm2 以上的集成電路，要安裝散熱器。散熱器要選用導熱率而重量輕的材料，如鋁。散熱器的表面積盡量大。</p><p>　　4.4.2混合集成電路的散熱方式</p><p>　　集成電路內部熱源所產生的熱量是通過傳導，對流和輻射三種形式同時向周圍環(huán)境散發(fā)。在通常情況下熱傳導約占60％，熱對流約占30

98、％，熱輻射約占10％，可見，傳導散熱是最有效的。因此，在實際設計中，特別是大功率電路中，硬挨首先使熱傳導有效的進行。</p><p>　　4.5電路平面化布局的設計和計算</p><p>　　為制作雙穩(wěn)態(tài)觸發(fā)器集成電路，所選用的主要材料有：</p><p>　?。?）基片材料：微晶玻璃基片，尺寸為：17mm×13.5mm×0.5mm；選擇微晶玻璃

99、做基片材料的原因是：微晶玻璃總性能介于玻璃和陶瓷之間，表面光潔度和機械強度較好，化學穩(wěn)定性好，有利于確保薄膜混合集成電路的可靠性。</p><p>　?。?）電阻器材料：Cr-SiO， =1 KΩ/□,比功率=15W/ mm2</p><p>　　電阻： = =4.7 KΩ = =1.5 KΩ = =24 KΩ = =6.8 KΩ</p><p&g

100、t;　　選擇鉻-一氧化硅做電阻器材料的原因是：鉻-一氧化硅是由金屬和氧化物兩種成分組成的一種電阻膜，是目前最常用的是薄膜電阻材料。</p><p>　?。?）電容器材料：Al/SiO/Al，Cp=40pF/mm2；</p><p>　　電容： = =16pF = =50pF 選擇一氧化硅做介質材料的原因：用一氧化硅做介質的電容器，制作工藝簡單，其性能基本能滿足一般場合

101、的需要。而且，它已成為國內外制作電容器的首選材料。</p><p>　　其他器件均用外貼形式。</p><p>　　為了計算膜電阻和膜電容器的幾何尺寸，需要對電路進行具體分析。利用計算公式得出電阻的尺寸大小。</p><p>　　下面計算R4的寬度和長度：首先分析電路，當BG2導通時就可以近似認為它的集電極和發(fā)射機完全短路，即Vc2=0, R4此時的功耗為最大：&l

102、t;/p><p>　　P4=V2/ R4=96(mW)</p><p>　　當BG2截止時，由于箝位電壓Vc2=6V，R4的功耗為最小，雖然雙穩(wěn)態(tài)電路的連續(xù)反轉有可能使導通和截止的時間相等，但也不能將R4的功耗取為平均值。為防止BG2長時間導通，使R4過熱，故P4應取為最大值。由此計算R4的長、寬：</p><p><b>　　==2.1 mm</b&g

103、t;</p><p>　　= / =2.1 1.5/1=3.15 mm</p><p>　　用同樣的計算方法可得出圖中所有電阻的長度和寬度。見表（4-2） </p><p>　　表（4-2）各電阻的長寬列表 單位：mm</p><p>　　計算電容 的有效面積：</p>

104、;<p>　　= / =16/40=0.4 mm2</p><p>　　同理得， 的有效面積：</p><p>　　= / =50/40=1.25 mm2</p><p>　　整理得電路中各電容的有效面積如表（4-3）：</p><p>　　表（4-3）各電容有效面積列表</p><p>　　根據以上數據

105、放大10倍后畫出雙穩(wěn)態(tài)觸發(fā)器的平面設計圖。平面設計總圖及分圖（導體膜層、電阻膜層、電容器下電極層膜、介質膜層、上電極膜層、保護層），依次如下：</p><p><b>　　5 總 結</b></p><p>　　在論文設計中，根據薄膜平面化布局設計規(guī)范，對雙穩(wěn)態(tài)觸發(fā)器集成電路進行了平面化設計，通過設計使我對HIC技術有了更進一步的了解。</p><

106、p>　　在設計過程中，要確定各個元件的材料、尺寸和形狀。電阻器材料根據對電阻器性能的要求、工藝條件和成本來選擇；而電阻器的尺寸和形狀主要由阻值和工藝因素決定。</p><p>　　在具體布圖中，要考慮整體體積和裝配形式的要求。在高頻電路中主要矛盾是寄生效應問題；大功率電路中，主要矛盾是功率的保證和散熱問題等。按薄膜電路設計規(guī)范，對電路圖形進行粗略布圖，要保證完成電路要求的各項功能及電路的各項參數。在滿足要求

107、的條件下，盡量使導電帶不交叉，在導電帶、電阻布圖時要滿足最小工藝設計要求。最后根據元件平面化設計數據，按各項要求利用Auto-CAD畫出薄膜平面化總體布局圖。并根據總圖分別畫出導體膜層、電阻膜層、介質膜層、保護膜層等各分圖層圖形。</p><p>　　最終得出電路的薄膜工藝平面設計總圖。但由于實驗條件所限，沒有進行進一步的工藝制作。</p><p>　　在設計過程中，我溫習了很多已學的知識

108、，收集了很多相關的資料，學習到了新知識。在該設計中未免有不足之處，還需進一步完善。</p><p><b>　　致 謝</b></p><p>　　歲月的秋風掠過，留下碩果滿枝頭。論文終稿之時，本科階段的學習生活也接近尾聲，憶起過去的四年時間，心中不禁感慨萬千。在此，要對所有曾經關心過、幫助過我的人致以誠摯的謝意。</p><p>　　首先我要

109、感謝我的導師靳寶安老師，他給了我很大的幫助。在論文設計過程給我了很多具有指導性意義的意見；在電路設計過程中給了我很多布圖的建議，并多次幫我修改。感謝學校給我們提供了良好的學習環(huán)境；感謝熱情的同學和舍友們對我的幫助，感謝我的舍友對我的支持和理解；特別要感謝電子教研室的老師們，給我們提供技術幫助，謝謝老師對我的幫助。</p><p>　　再次，向所有幫助過我的人致以謝意。</p><p>&l

110、t;b>　　參考文獻</b></p><p>　　[1] 包興，胡明主編.電子器件導論［M］．北京：北京理工大學出版社,2001.P135~P365 </p><p>　　[2] 王傳聲, 張如明. 技術頂天 市場立地——中國混合集成電路的現狀與發(fā)展[J]. 世界產品與技術 , 2002,(01) [3] 劉紅斌. 混合集成電路推廣應用的探討[J]. 電子元件與材料 ,

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