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文檔簡介
1、CAN總線作為現(xiàn)場總線之一,在各方面都有著廣泛的應(yīng)用,被認(rèn)為最有前途的總線之一,但是市面上存在的都是標(biāo)準(zhǔn)定制的CAN總線控制器芯片,因此從ASIC設(shè)計思想出發(fā),基于FPGA設(shè)計定制功能的CAN總線控制器芯片,擴展其功能,是十分有意義的。 本論文的重點是CAN總線通信控制器的前端設(shè)計。即用Verilog HDL語言完成CAN協(xié)議的數(shù)據(jù)鏈路層的RTL級設(shè)計,實現(xiàn)其功能,并且能夠在FPGA開發(fā)平臺Quartus上通過仿真驗證,證明其正
2、確性論文從CAN總線控制器底層著手,首先分析領(lǐng)會CAN協(xié)議,其次比較分析現(xiàn)有的CAN總線控制器后,將CAN總線控制器分解成各個相互獨立卻又相互關(guān)聯(lián)的功能模塊,并且對各個功能模塊的功能和原理深入的理解。再進一步闡述對各功能模塊進行設(shè)計的思想及設(shè)計流程,進行RTL級的設(shè)計,并且進行仿真。仿真波形分析包括:第一,證明設(shè)計出的模塊邏輯功能的正確性;第二,通過Quartus軟件的自動綜合,生成網(wǎng)表之后,仿真包含門延遲,所以可以證明設(shè)計的實際性。
3、 本次設(shè)計將CAN總線控制器分解成三大模塊依次進行:設(shè)計寄存器邏輯模塊,完成對數(shù)據(jù),控制器狀態(tài)以及處理器命令的存儲和讀寫功能;設(shè)計驗收濾波器模塊,完成幀的標(biāo)識符的校驗,保證幀的標(biāo)識符的匹配;設(shè)計位流處理器模塊,完成控制發(fā)送緩沖器、接收FIFO和CAN總線之間的數(shù)據(jù)流,接收幀發(fā)送幀等功能。 在設(shè)計每一模塊之后,都通過了時鐘周期為10ns的條件下的仿真驗證,達(dá)到了設(shè)計要求,為未來將更多的定制功能同CAN總線控制器功能結(jié)合,融入
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