eda課程設(shè)計(jì)--dds的簡單設(shè)計(jì)基于verilog hdl

1、<p>　　基于DDS的正弦信號(hào)發(fā)生器</p><p><b>　　設(shè)計(jì)報(bào)告</b></p><p>　　院 系： 自動(dòng)化工程學(xué)院電子學(xué)系 </p><p>　　專 業(yè)： 電子信息科學(xué)與技術(shù) </p><p>　　班 級(jí)：

2、 </p><p>　　姓 名： </p><p>　　2011年6月30日</p><p><b>　　1，設(shè)計(jì)目的：</b></p><p>　　1，學(xué)習(xí)利用EDA技術(shù)和FPGA實(shí)現(xiàn)直接數(shù)字頻率綜合器DDS的設(shè)計(jì)。</p><p>　　2，

3、掌握基本的設(shè)計(jì)方法，利用基本的設(shè)計(jì)思想獨(dú)立的設(shè)計(jì)出完整的課題</p><p>　　3，DDS（Direct Digital Synthesizer）即直接數(shù)字合成器，是一種新型的頻率 合成技術(shù)。具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率轉(zhuǎn)換，并且在改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率，相位和幅度的數(shù)控調(diào)制。因此，數(shù)字頻率合成器廣泛應(yīng)用于現(xiàn)代電子系統(tǒng)及設(shè)備中，很重要。</p><p>　

4、　2，DDS設(shè)計(jì)原理:</p><p>　　對于正弦信號(hào)發(fā)生器，它的輸出可以用下式子來描述：</p><p>　　Sour是信號(hào)發(fā)生器的輸出信號(hào)波形，fout為輸出信號(hào)對應(yīng)的頻率。時(shí)間t是連續(xù)的，為了數(shù)字邏輯實(shí)驗(yàn)該表達(dá)式，須要進(jìn)行離散化處理，用基準(zhǔn)時(shí)鐘CLK進(jìn)行抽樣，令正弦信號(hào)的相位為：=2t</p><p>　　在一個(gè)CLK周期，相位的變化量為：</p>

5、;<p>　　其中fclk指clk的頻率對于2可以理解成“滿”相位，為了對進(jìn)行數(shù)字量化，把2切割成份，由此每個(gè)clk周期的相位增量用量化值B來表述：B，且B為整數(shù)，與上式聯(lián)立得：</p><p><b>　　，B=</b></p><p>　　顯然，信號(hào)發(fā)生器的輸出可描述為</p><p>　　其中指前一個(gè)周期clk周期的相位值，

6、同樣得出</p><p><b>　　=</b></p><p>　　所以，只要對相位的量化值進(jìn)行簡單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于累加的相位增量量化值B決定了信號(hào)的輸出頻率fout,并呈現(xiàn)出簡單的線性關(guān)系。</p><p>　　如上圖，一基本的DDS結(jié)構(gòu)，主要有相位累加器，相位調(diào)制器，正弦ROM查找表和DAC構(gòu)成</

7、p><p>　　相位累加器是整個(gè)DDS的核心，輸入稱為頻率字輸入。</p><p>　　相位調(diào)制器接受相位累加器的相位輸出，在這里加上一個(gè)相位偏移值，主要用于信號(hào)的相位調(diào)制，如PSK等，相位字輸入最好也用同步寄存器保持同步。</p><p>　　正弦波數(shù)據(jù)存儲(chǔ)器ROM(查找表)完成（）的查找表轉(zhuǎn)換，即是相位到幅度的轉(zhuǎn)換，它的輸入是相位調(diào)制器的輸出，事實(shí)上就是ROM的地址

8、值，輸出送往DAC,轉(zhuǎn)化成模擬信號(hào)。</p><p><b>　　DDS的輸出頻率：</b></p><p>　　DDS的頻率分辨率，DDS的頻率分辨率也即頻率最小步值，可用頻率輸入值步進(jìn)一個(gè)最小間隔對應(yīng)的頻率輸出變化量來衡量。</p><p><b>　　有</b></p><p><b&g

9、t;　　DDS的特點(diǎn)；</b></p><p>　　1，DDS的頻率分辨率在相位累加器的位數(shù)N足夠大時(shí)，理論上的可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的</p><p>　　2，DDS是一個(gè)全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，因此速度極快</p><p>　　3，DDS的相位誤差主要依賴于時(shí)鐘的相位特性，相位誤差小。</p><p

10、>　　此外，DDS的相位是連續(xù)變化的，形成的信號(hào)具有良好的的頻譜，傳統(tǒng)的直接頻率合成方法無法實(shí)現(xiàn)。</p><p>　　3，DDS信號(hào)發(fā)生器的設(shè)計(jì)</p><p>　　根據(jù)下圖基本DDS原理框圖作出電路原理圖的頂層設(shè)計(jì)，其中相位累加器的位寬是32，及其他元件和接口如下：</p><p>　　（1）32位加法器ADDER32。由LPM_ADD_SUB宏功能塊構(gòu)成

11、。設(shè)置了2級(jí)流水線結(jié)構(gòu)，使其在時(shí)鐘控制下有更高的運(yùn)算速度和輸入數(shù)據(jù)的穩(wěn)定性。</p><p>　?。?）32位寄存器DFF32。由LPM_FF宏模塊擔(dān)任，ADDER32與DFF32構(gòu)成一個(gè)32位相位累加器，其高10位A[31..22]作為波形數(shù)據(jù)ROM的地址。</p><p>　　正弦波形數(shù)據(jù)ROM。正弦波形數(shù)據(jù)ROM模塊sin_rom的地址線和數(shù)據(jù)線位寬都是10位。即其中的一個(gè)周期的正弦

12、波數(shù)據(jù)個(gè)數(shù)有1024個(gè)，每個(gè)數(shù)據(jù)有10位。其輸出可以接一個(gè)10位的DAC</p><p>　　頻率控制字的輸入B[17..10].</p><p>　　頻率控制字B[31..0].與由DAC[9..0]驅(qū)動(dòng)的DAC的正弦信號(hào)頻率關(guān)系：</p><p>　　為DAC輸出的正弦波信號(hào)頻率，是CLK時(shí)鐘頻率，直接輸入為20MHz接入鎖相環(huán)后可達(dá)到更高頻率</p>

13、;<p>　　下圖為DDS信號(hào)發(fā)生器的頂層原理圖</p><p>　　4，電路仿真波形為：</p><p>　　看出來，隨著頻率字B[17..0]的加大，電路中ROM的數(shù)據(jù)輸出的速度也將提高</p><p>　　5，硬件調(diào)試結(jié)果及分析：</p><p>　　下載到實(shí)驗(yàn)板中進(jìn)行邏輯分析測試：</p><p>

14、;　　圖7 硬件測試波形輸出頻響圖（頻率控制字K為32時(shí)）（濾波前）</p><p>　　圖8 硬件測試波形輸出頻響圖（頻率控制字K為32時(shí)）（濾波后）</p><p><b>　　實(shí)驗(yàn)結(jié)果分析</b></p><p>　　1、由于該實(shí)驗(yàn)板采用的時(shí)50MHz晶振作為參考時(shí)鐘源，所以當(dāng)頻率控制字 K=1 時(shí)，則輸出的最低頻率為 。實(shí)際測試頻率

15、見圖：</p><p>　　2、頻率分辨率也就是頻率的最小步進(jìn)量，其值等于 DDS 的最低合成頻率。</p><p>　　我們可看到K=2時(shí)測試結(jié)果如圖</p><p>　　逐步增加頻率控制字K的大小，發(fā)現(xiàn)和理論值非常接近，。</p><p>　　3、由于該頻率控制字是由一8位開關(guān)組合實(shí)現(xiàn)，而我們采用的是12位累加器，我們在用VHDL編寫累加

16、器時(shí)加入了一中間變量B<<=”0000”&K作為累加步進(jìn)。若我們僅在頻率控制字K高位補(bǔ)0，此時(shí)，當(dāng)8位開關(guān)全置于on，即K=”11111111”=255，B=K=255，此時(shí)輸出頻率為輸出最大值，其理論值為。</p><p><b>　　實(shí)測如圖：</b></p><p>　　根據(jù)Nyquist抽樣定理，產(chǎn)生的最高頻率不能超過1/2時(shí)鐘頻率。理論上

17、我們DDS最大輸出頻率應(yīng)該為。反推出</p><p>　　此時(shí)我們將中間變量B代碼改為B<<=K&”0000”，當(dāng)K=”10000000”時(shí)，B=”100000000000”。觀察輸出：</p><p>　　濾波前有輸出，濾波后無輸出，表明濾波器已經(jīng)無法了正確濾出信號(hào)。</p><p>　　經(jīng)測試，該濾波器僅能濾出<20.11MHz的信號(hào)。

18、</p><p>　　當(dāng)B>2049時(shí)，不滿足Nyquist抽樣定理。 </p><p>　　4、我們可以很明顯的看出，濾波前信號(hào)由較明顯的毛刺，而濾波后波形還原度較高，電平有衰減。</p><p>　　濾波前 濾波后</p><p>　　分析原因?yàn)?，毛刺主要是?/p>

19、相位舍位誤差、幅度量化誤差和D/A抽樣等因素產(chǎn)生的雜波造成。</p><p><b>　　6，思考與總結(jié)</b></p><p>　　經(jīng)過近一個(gè)月的課程設(shè)計(jì)，我們基本掌握了DDS的基本原理及用FPGA實(shí)現(xiàn)DDS的方法，學(xué)會(huì)基本的Verilog HDL語言，熟練掌握了示波器的使用，掌握了用Quartus II進(jìn)行仿真的方法 。</p><p>　

20、　通過實(shí)驗(yàn)我們對DDS產(chǎn)生正弦信號(hào)有了較深刻的了解，對信號(hào)量化編碼有一定理解，對Nyquist抽樣定理有了更加直觀的理解。</p><p>　　雖然沒有親自設(shè)計(jì)制作實(shí)驗(yàn)板，但是通過對FPGA管腳的配置，了解了一個(gè)DDS信號(hào)發(fā)生器的硬件組成及各部分參數(shù)的相互影響。</p><p>　　通過實(shí)驗(yàn)大大提高了自己的動(dòng)手能力，對以后的工作有一定的幫助。</p><p><