一種32位DSP cache的設(shè)計與驗證技術(shù)研究.pdf

1、數(shù)字信號處理器(DSP)在通信、控制、軍事、家電等領(lǐng)域內(nèi)得到了廣泛應(yīng)用。隨著集成電路技術(shù)的快速發(fā)展，CPU的速度提高很快，但存儲器的速度提高相對較慢，這樣就產(chǎn)生了一個瓶頸問題，在實際系統(tǒng)中普遍采用cache解決此問題。本文的研究工作以XX研究所的XXDSP項目為基礎(chǔ)，分為兩個部分：cache控制器設(shè)計和cache存儲器的設(shè)計?？刂破鞯脑O(shè)計采用模塊劃分，verilog代碼編程，然后在SYNOPSYS軟件下進行綜合生成網(wǎng)表的ASIC設(shè)計流程

2、；存儲器的設(shè)計采用全定制設(shè)計方法，本文主要研究其電路級設(shè)計。 為提高系統(tǒng)的處理效率，本文設(shè)計的cache采用哈佛結(jié)構(gòu)。在哈佛結(jié)構(gòu)的cache控制器設(shè)計中，映射算法采用4路組相聯(lián)的映射算法。在替換算法的設(shè)計中，指令cache采用針棧聯(lián)法，數(shù)據(jù)cache采用偽LRU替換算法。設(shè)計中采用TAG體和DATA體相分離的設(shè)計方案，有效降低了系統(tǒng)功耗。引入了動態(tài)重構(gòu)技術(shù)，動態(tài)調(diào)整cache的大小，也有利于降低系統(tǒng)的功耗。對cache控制器的v

3、erilog代碼，在SYNOPSYS軟件環(huán)境下利用0.25,μmCMOS工藝庫對進行了綜合，綜合的結(jié)果為面積28萬平方微米，速度5.7ns。電路工作在100MHz的時鐘頻率下，滿足了設(shè)計要求。 針對cache存儲器的設(shè)計，本文首先研究了譯碼器的優(yōu)化技術(shù)，采用該技術(shù)可顯著減小譯碼器的功耗；接著對cache存儲單元的設(shè)計進行了研究。為了加快存儲器的工作速度、減小功耗，設(shè)計了一種基于正反饋原理工作的差分靈敏放大器。在HSIM仿真器里，