銅互連工藝缺陷模式及其對集成電路良率的影響.pdf

1、本論文首先簡單介紹實現(xiàn)銅互連的雙鑲嵌工藝(Dual Damascene)。因為銅互連采用鑲嵌工藝,與傳統(tǒng)鋁互連工藝完全不同,所以銅互連工藝的缺陷模式也完全不同,其對良率的影響也就有所區(qū)別。而本論文對良率的概念也會作一些簡要介紹,需要強調(diào)的是本論文所提到的良率是指晶圓良率(Wafer Yield):就是在一片晶圓上,完成所有工藝步驟之后,測試完好芯片的數(shù)量與整片晶圓上的有效芯片的比值。在晶圓工藝中,晶圓良率下降與殺手缺陷密度呈指數(shù)依賴關(guān)系

2、。在銅互連工藝中,如果將各類缺陷簡單分類,其實就是芯片的物理結(jié)構(gòu)上造成金屬線間短路、開路、空洞以及通孔斷路。這些物理結(jié)構(gòu)上的缺陷會造成芯片工作時I/O端口開路,短路、電源漏電、功能失效。在自動測試設(shè)備(ATE)測試時,能夠分辨出是直流參數(shù),交流參數(shù)還是功能的失效,只要其中任何一項不符合要求,芯片就會被自動測試設(shè)備(ATE)判為失效(FAIL)。在晶圓廠或者無晶圓公司中,一般由良率工程師或產(chǎn)品工程師對測試數(shù)據(jù)做良率分析。本文主要通過三種途

3、徑對良率做分析:晶圓圖分析;存儲器內(nèi)建自測試和比特圖;IDDQ分析和OBIRCH;然后進一步作失效分析(FA),從而找到電氣失效模型和缺陷模型的對應關(guān)系。關(guān)于銅互連工藝缺陷的研究已經(jīng)比較廣泛和深入,由于專業(yè)的限制,研究銅互連工藝缺陷如何對良率產(chǎn)生影響的問題很少見,特別是系統(tǒng)性的缺陷,會對良率產(chǎn)生重大的影響。本論文所要介紹的正是銅互連工藝中幾個重大系統(tǒng)性缺陷是如何造成芯片電氣失效而影響良率的,當對系統(tǒng)性缺陷改善之后,對良率產(chǎn)生了顯著的改善