哈希函數(shù)加密算法的高速實現(xiàn).pdf

1、在數(shù)字簽名標準（Digital Signature Standard，DSS）中，SHA系列哈希函數(shù)被選作數(shù)字簽名算法(Digital Signature Algorithm，DSA）[1]。隨后，這些算法被廣泛應用于數(shù)字通信領域。但是，隨著數(shù)字通信領域的飛速發(fā)展，諸如在Internet Protocol Security（IPSec）[2] 中使用HMAC認證、網(wǎng)絡購物、虛擬專用網(wǎng)絡(Virtual Private Network，V

2、PN)等應用的出現(xiàn)，加密系統(tǒng)，尤其是服務器端，需要提供更高的吞吐速率。在這些應用領域，發(fā)送/接收速率都很高，在計算數(shù)據(jù)包的數(shù)字簽名時，任何小的延時都會導致網(wǎng)絡服務質量的顯著下降。所以，當今，SHA系列哈希函數(shù)的軟件實現(xiàn)已經(jīng)完全不能滿足高速應用的性能要求了。另外，很多已有的硬件實現(xiàn)方案并沒有考慮到當今推向市場的加密芯片之重要趨勢——芯片尺寸越小越好。 在現(xiàn)實需求的強烈推動下，很多工程師和專家紛紛提出不同的硬件實現(xiàn)方案，以求滿足當今

3、加密產(chǎn)品對速度、功耗、面積的苛刻訴求。本文提出的方案正是從比較學術界和工業(yè)界已經(jīng)提出的方案出發(fā)，設計該系列算法基于FPGA（或者ASIC）的可重用的IP核。本設計工作的主要貢獻是：在優(yōu)化硬件性能的同時盡量不增加額外的芯片面積；另外，相比已經(jīng)存在的相似速率和尺寸的設計，保持較低的功耗。 本文結合“循環(huán)打開”和“路徑優(yōu)化”兩大硬件優(yōu)化技術，提出基于FPGA的SHA系列加密算法的高速實現(xiàn)方案。將這一設計應用于嵌入式設備，將提供更高級別