基于FPGA的IDEA加密算法的硬件實現(xiàn).pdf

1、隨著通信與計算機(jī)技術(shù)的飛速發(fā)展，信息的存儲方式及傳輸方式發(fā)生了巨大的變化，越來越多的信息以數(shù)字化存在并由計算機(jī)通過網(wǎng)絡(luò)來傳遞，信息的安全問題引起了人們極大的重視。密碼算法成為信息安全問題的核心，算法的整體安全性也日益成為研究信息安全問題的關(guān)鍵。信息的快速發(fā)展推動了密碼技術(shù)的發(fā)展，加密算法層出不窮。對稱密碼算法成為當(dāng)前密碼技術(shù)研究領(lǐng)域中的重要內(nèi)容之一，與其他密碼技術(shù)相比其保護(hù)數(shù)據(jù)在存儲與傳輸過程的安全性是無可替代的。AES算法的誕生使得分

2、組密碼算法重新吸引了人們的眼球，登上了密碼研究的“大舞臺”。本文研究的主要課題就是圍繞分組密碼體制中的重要算法—IDEA加密算法進(jìn)行探討與分析。
　　本文采用FPGA技術(shù)對一種對稱密碼體制即IDEA算法的加、解密模塊進(jìn)行了完整設(shè)計。首先對IDEA算法進(jìn)行總體的學(xué)習(xí)與了解，基于此算法的基本工作原理對其加密、解密兩個過程分別進(jìn)行了詳細(xì)的分析。根據(jù)IDEA加、解密算法的流程，采用8級流水線技術(shù)及自上而下的設(shè)計方法將該密碼芯片分模塊進(jìn)行設(shè)