2023年全國碩士研究生考試考研英語一試題真題(含答案詳解+作文范文)_第1頁
已閱讀1頁,還剩106頁未讀, 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、當(dāng)集成電路工藝進(jìn)入甚至超越深亞微米階段以后,集成電路的規(guī)模和復(fù)雜度日益增加,傳統(tǒng)的以器件為設(shè)計核心的設(shè)計方法已經(jīng)不能滿足現(xiàn)代集成電路的設(shè)計要求。尤其當(dāng)工藝進(jìn)入0.18微米以后,互連線已經(jīng)超越器件已經(jīng)成為影響電路功能和性能的關(guān)鍵因素,所以以互連線為核心的設(shè)計方法成為現(xiàn)代集成電路設(shè)計方法研究的一個重要方向,其核心之一就是互連線模型的建立。
   與此同時,隨著工藝尺寸的縮小,互連線物理結(jié)構(gòu)偏離設(shè)計值的工藝波動的影響越來越顯著,甚至對

2、高性能集成電路的設(shè)計時序產(chǎn)生了巨大威脅,所以建立在工藝波動影響下的互連線模型,已經(jīng)成為互連線建模的一個重要課題。
   本文從VLSI發(fā)展趨勢著手,對傳統(tǒng)互連線模型和工藝波動對互連線模型的影響進(jìn)行了深入研究,建立了多種考慮工藝波動的互連線模型。主要工作包括:
   1.對現(xiàn)有互連線分析方法的特點(diǎn)和不足進(jìn)行了總結(jié)。分析了傳統(tǒng)以器件為核心的設(shè)計方法不能滿足現(xiàn)代集成電路設(shè)計原因,總結(jié)了以互連為核心的設(shè)計方法。還分析了工藝波動產(chǎn)

3、生的原因和對互連線的影響。說明了如何在以互連為核心的設(shè)計方法中加入工藝波動的影響,建立考慮工藝波動的以互連為核心的設(shè)計方法;
   2.總結(jié)了互連線模型的基礎(chǔ)知識。作為互連線建模的基礎(chǔ),分析總結(jié)了主流的互連線建模方法,包括時域分析法、變換域分析法、混合分析法和系統(tǒng)分析法等;主流的互連線延時模型,包括經(jīng)典的RC互連延時模型——Elmore模型,各種基于Elmore模型的改進(jìn)模型和考慮電感因素的RLC延時模型等;還分析總結(jié)了主流互連

4、線串?dāng)_建模方法,包括集總參數(shù)模型,串?dāng)_的復(fù)頻域分析等。作為工藝波動影響建?;A(chǔ),分析總結(jié)了主流的互連線寄生參數(shù)提取技術(shù)。
   3.建立了一種互連線延時極值分析模型。作為工藝波動影響互連線建模的重要內(nèi)容之一的極值分析,提出了一種基于工藝角(Process Corners)理論的RLC互連延時極值分析方法。該方法主要解決了作為集成電路靜態(tài)時序分析(STA)的重要組成部分的工藝波動影響下的極值分析的問題,并且該方法考慮了寄生電感的影

5、響,這些都是傳統(tǒng)基于工藝角的極值分析方法所不具備的。
   4.建立了兩種互連線延時統(tǒng)計分析模型。針對近年來研究工藝波動影響下的互連延時的熱點(diǎn)問題之一的統(tǒng)計靜態(tài)時序分析(SSTA),本文提出了兩種統(tǒng)計延時分析模型,一種基于RC互連延時模型,一種基于RLC互連延時模型模型。RC互連延時統(tǒng)計計算模型,采用了優(yōu)化的二次近似方法,延時和時鐘斜率直接使用互連線物理參數(shù)表示,可以通過工藝波動對互連線物理參數(shù)的影響快速計算工藝波動對延時和時鐘

6、斜率的影響,其精度優(yōu)于線性擬合模型,而計算效率優(yōu)于傳統(tǒng)的二次擬合模型,通過實驗分析可知,文中提出模型的計算時間僅僅是傳統(tǒng)方法的二十分之一。RLC互連延時統(tǒng)計計算模型,采用沖擊響應(yīng)的前二階矩和Weibull分布密度函數(shù)相結(jié)合的方法,考慮互連線寄生電感效應(yīng),將工藝波動的對物理參數(shù)的影響直接作用于Weibull分布的形狀參數(shù)和尺度參數(shù),達(dá)到了快速計算的目的,經(jīng)過實驗分析可知,基于Weibull分布統(tǒng)計延時模型具有很好的精度,和HSPICE的M

7、onte Carlo分析相比,均值和平均偏差誤差最大2.02%,仿真效率明顯提高。
   5.建立了一種互連線串?dāng)_模型。隨著集成電路工藝的發(fā)展,互連線之間的線間距不斷減小,互連線的縱橫比(A/R)不斷增加,串?dāng)_噪聲已經(jīng)成為影響互連線性能的重要因素。本文分析總結(jié)了互連線串?dāng)_噪聲產(chǎn)生的原因和對VLSI設(shè)計的影響,在此基礎(chǔ)上提出了一種考慮工藝波動的互連線串?dāng)_統(tǒng)計模型。該模型是一種基于傳輸線理論的分布參數(shù)雙互連線電容負(fù)載串?dāng)_模型,該模型

8、不但考慮了負(fù)載電容對互連線串?dāng)_噪聲的影響,還具有分布參數(shù)模型的特點(diǎn),可以非常方便的求出雙互連線結(jié)構(gòu)中干擾線和受擾線上任意一點(diǎn)的電壓和電流,這是傳統(tǒng)的集總參數(shù)模型所不具備的。經(jīng)實驗驗證,不考慮工藝波動時,該模型和HSPICE相比誤差小于1%;在考慮工藝波動影響時,該模型和HSPICE的Monte Carlo分析相比,波峰值和波谷值的出現(xiàn)的時間和電壓的均值和波動值誤差均小于5%。另外,由于在該模型計算中還引入快速反拉普拉斯變換算法,大大提高

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論