非對(duì)稱性單電子器件模擬.pdf

1、縮小集成器件的特征尺寸是提高集成電路綜合性能的最基本方法，也是半導(dǎo)體摩爾定律的基礎(chǔ)。在傳統(tǒng)的半導(dǎo)體器件中，電子被看成是經(jīng)典粒子，它通常只用于電子相干長(zhǎng)度小于器件最小尺寸的條件。隨著集成器件尺寸的不斷縮小，電子能級(jí)的分離程度不斷增加，量子效應(yīng)開始顯現(xiàn)，當(dāng)特征尺寸小于10nm后，量子隧穿效應(yīng)將會(huì)使傳統(tǒng)的半導(dǎo)體集成器件失效，也就是到達(dá)傳統(tǒng)半導(dǎo)體集成器件的物理極限。針對(duì)這種情況，世界各國(guó)的研究單位提出了一些新的器件理論和模型，其中單電子器件(S

2、ingle Electron Device，SED)是目前被認(rèn)為是最有發(fā)展前景的新器件。 自單電子器件問世以來，因?yàn)槠涞凸?，高速率及靈敏度，成為新器件的寵兒。然而它也有增益低，不利于級(jí)聯(lián)；正反向邏輯同時(shí)存在，可能出現(xiàn)干擾；由于隧穿幾率問題，無法準(zhǔn)確控制器件邏輯及其時(shí)間等缺點(diǎn)。 本文較詳細(xì)介紹了單電子器件的原理、材料制備及電路器件方面的研究現(xiàn)狀。在基于目前單電子器件設(shè)計(jì)存在的一些問題，提出了采用非對(duì)稱設(shè)計(jì)來解決其中一些主

3、要的、采用對(duì)稱設(shè)計(jì)難以解決的一些問題，比如正反邏輯同時(shí)存在互相干擾、器件工作溫度低、存儲(chǔ)時(shí)間短等。文中系統(tǒng)的討論了單電子器件中可能采用非對(duì)稱設(shè)計(jì)的三種情況，并可應(yīng)用形成不同性能，又各有特點(diǎn)的單電子器件：采用非對(duì)稱勢(shì)壘結(jié)構(gòu)的單電子器件(ATBs)，由于其非對(duì)稱臺(tái)階狀勢(shì)壘的存在，不僅使其擦寫速度保持在μs和ns量級(jí)，其存儲(chǔ)時(shí)間長(zhǎng)達(dá)數(shù)年，有效的解決了單電子器件擦寫速率與保存時(shí)間的矛盾；而采用非對(duì)稱勢(shì)壘形狀設(shè)計(jì)的單電子隧穿二極管結(jié)構(gòu)，則有效的產(chǎn)