數(shù)字信號處理系統(tǒng)芯片的可測試性設(shè)計技術(shù)研究.pdf

1、設(shè)計、制備和測試是集成電路產(chǎn)業(yè)中不可分割的三個主要環(huán)節(jié)。隨著技術(shù)的不斷進(jìn)步和深亞微米工藝的出現(xiàn)，集成電路的特征尺寸不斷縮小，規(guī)模和工作頻率不斷提高，設(shè)計復(fù)雜性也不斷增加。這些都對測試提出了更高的要求。為了在測試中提高對芯片內(nèi)部電路的可控制性和可觀測性，需要在電路測試時額外加入一些專門用于測試的電路，以提高電路的可測性。由此產(chǎn)生了集成電路可測試性設(shè)計技術(shù)(DFT)，近幾年來，這一領(lǐng)域的研究越來越受到重視。 本文首先對當(dāng)今集成電路可

2、測試性設(shè)計的發(fā)展及所面臨的問題進(jìn)行了詳細(xì)的討論，然后通過研究故障模型和各種可測試性設(shè)計方法，討論了可測試性設(shè)計的原則和標(biāo)準(zhǔn)。通過對TigerX SOC芯片的可測試性設(shè)計研究，完成了SOC芯片的可測試性設(shè)計流程，并達(dá)到可測試性設(shè)計的要求。 論文中討論了多種可測試性設(shè)計技術(shù)，并將這些技術(shù)應(yīng)用于TierX SOC數(shù)字信號處理芯片的可測試性設(shè)計工作中。本文的一個研究重點是如何利用存儲器內(nèi)建自測試和掃描鏈技術(shù)實現(xiàn)SOC可測試性設(shè)計中的測試

3、源和測試收集結(jié)構(gòu)；另一個重點是如何采用邊界掃描技術(shù)實現(xiàn)系統(tǒng)芯片可測試性中的測試訪問機制(TAM)和測試包封結(jié)構(gòu)。 本文對純數(shù)字邏輯采用插入掃描鏈的設(shè)計技術(shù)，并通過修改電路或插入測試點的方法提高故障覆蓋率。本文還研究了數(shù)字邏輯和存儲器混合的IP核的可測性設(shè)計。對存儲器測試采用最常用最有效的存儲器內(nèi)建自測試的方法，為了在自動測試向量生成(ATPG)過程中減少由于存儲器而產(chǎn)生的陰影邏輯對故障覆蓋率的影響，采用了黑盒方法、插入測試邏輯和