面向系統(tǒng)芯片測試的設(shè)計(jì)優(yōu)化技術(shù)研究.pdf

1、本文針對(duì)面向SOC測試中的BIST設(shè)計(jì)功耗與時(shí)間優(yōu)化、測試訪問結(jié)構(gòu)和核測試包封結(jié)構(gòu)優(yōu)化以及高層次可測性設(shè)計(jì)優(yōu)化等問題,進(jìn)行了深入研究,在現(xiàn)有面向測試設(shè)計(jì)的基礎(chǔ)上,提出了一系列解決這些問題的有效方法.這些問題都是近年來基于IP核結(jié)構(gòu)SOC測試中的研究熱點(diǎn),也是本文的研究重點(diǎn).針對(duì)隨機(jī)BIST測試的缺點(diǎn),本文提出采用多加權(quán)集隨機(jī)測試碼生成與基于狀態(tài)轉(zhuǎn)移概率計(jì)算的加權(quán)值選擇算法優(yōu)化BIST設(shè)計(jì).此外,本文還研究了在SOC中的多個(gè)BIST的測試

2、調(diào)度過程,提出了基于多相時(shí)鐘的BIST測試調(diào)度算法,將各BIST模塊合理分配到測試時(shí)鐘的多個(gè)相位上.算法同時(shí)考慮了測試功耗的約束條件,通過遺傳算法優(yōu)化BIST測試調(diào)度過程,使得總測試時(shí)間能得到整體上的優(yōu)化.進(jìn)一步,本文還利用多目標(biāo)優(yōu)化算法對(duì)測試結(jié)構(gòu)設(shè)計(jì)進(jìn)行優(yōu)化.這一算法將測試資源與測試時(shí)間等作為模型優(yōu)化的多個(gè)目標(biāo),對(duì)SOC的整體測試結(jié)構(gòu)實(shí)施設(shè)計(jì)優(yōu)化,通過對(duì)測試資源進(jìn)行合理的分配和相應(yīng)的測試調(diào)度,最終得到全局優(yōu)化的資源配置以及滿足功耗約束

3、的測試時(shí)間優(yōu)化結(jié)果.SOC的設(shè)計(jì)不斷向更高層次的設(shè)計(jì)方法發(fā)展,設(shè)計(jì)者比以往更加關(guān)注系統(tǒng)級(jí)、行為級(jí)和RTL的設(shè)計(jì).高層次可測性設(shè)計(jì)的研究重點(diǎn)是:從系統(tǒng)角度劃分電路及其測試的層次,從更大模塊的宏觀角度對(duì)測試生成和測試結(jié)構(gòu)進(jìn)行優(yōu)化設(shè)計(jì),盡量減少底層可測性設(shè)計(jì)與系統(tǒng)設(shè)計(jì)矛盾所帶來的設(shè)計(jì)反復(fù).本文對(duì)高層次可測性設(shè)計(jì)優(yōu)化問題進(jìn)行了探討,提出了一種基于RTL的BIST設(shè)計(jì)優(yōu)化方法,這種方法通過對(duì)時(shí)序元件的提取,以及時(shí)序深度的分析,對(duì)電路進(jìn)行劃分,從而