64位高速浮點(diǎn)加法器的VLSI實(shí)現(xiàn)和結(jié)構(gòu)研究.pdf

1、由于浮點(diǎn)運(yùn)算中55﹪的浮點(diǎn)運(yùn)算通過浮點(diǎn)加法器進(jìn)行,因此,浮點(diǎn)加法器的設(shè)計(jì)成為浮點(diǎn)運(yùn)算單元的關(guān)鍵.該文基于SMIC(中芯國(guó)際)0.18μm工藝,以500MHz作為設(shè)計(jì)目標(biāo),針對(duì)IEEE 754標(biāo)準(zhǔn)設(shè)計(jì)了一個(gè)64位的高速浮點(diǎn)加法器.該文從研究浮點(diǎn)加法的算法著手,分析和比較了浮點(diǎn)加法的基本算法和幾種TwoPath算法結(jié)構(gòu).基于對(duì)子模塊的算法研究和結(jié)構(gòu)分析,以及對(duì)關(guān)鍵路徑上的若干宏單元進(jìn)行晶體管級(jí)的設(shè)計(jì),本著流水線盡可能均衡的原則,給出了一種四

2、周期流水線的浮點(diǎn)加法器優(yōu)化結(jié)構(gòu).浮點(diǎn)加法器主要的子模塊以性能作為主要目標(biāo),基于多種算法結(jié)構(gòu)的比較和分析的基礎(chǔ)之上,進(jìn)行了結(jié)構(gòu)級(jí)的設(shè)計(jì).對(duì)階移位模塊和規(guī)格化移位模塊采用了帶緩沖樹的移位器結(jié)構(gòu);基于對(duì)多種并行前綴加法器的實(shí)現(xiàn)分析,采用了Koggle-Stone結(jié)構(gòu)的加法器作為混合加法器的主體;前導(dǎo)1預(yù)測(cè)模塊使用了帶糾錯(cuò)樹的前導(dǎo)1預(yù)測(cè)算法,通過提前判斷是否糾錯(cuò)為下一級(jí)流水線模塊減輕運(yùn)算延時(shí);舍入模塊基于多種舍入方案的分析而采用基于合并舍入(Q

3、F算法)的算法思想.針對(duì)高速電路設(shè)計(jì),完全基于標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)受限于標(biāo)準(zhǔn)單元庫(kù)不能提供滿足設(shè)計(jì)要求性能的單元,而完全基于定制設(shè)計(jì)的數(shù)字電路由于規(guī)模大、設(shè)計(jì)時(shí)間長(zhǎng),效率較低.我們結(jié)合自動(dòng)綜合設(shè)計(jì)效率高、設(shè)計(jì)周期短和定制設(shè)計(jì)能夠提高模塊性能的優(yōu)勢(shì),提出了一種宏單元和標(biāo)準(zhǔn)單元相結(jié)合的混合設(shè)計(jì)流程.通過自動(dòng)綜合和結(jié)構(gòu)分析尋找關(guān)鍵路徑,找到需要提高性能的宏單元模塊進(jìn)行全定制設(shè)計(jì),隨后將定制設(shè)計(jì)的宏單元結(jié)合標(biāo)準(zhǔn)單元庫(kù),繼續(xù)按照EDA設(shè)計(jì)流程并加入人