時鐘邊沿控制技術及低功耗觸發(fā)器研究.pdf

1、自集成電路問世以來，其速度、規(guī)模和性能均以令人驚異的速度向前發(fā)展。在集成電路發(fā)展初期，人們主要關注的是芯片的速度和面積，而對電路功耗的考慮處于相對次要的位置。然而，隨著半導體工藝和電子設計自動化技術的飛速發(fā)展，芯片的工作速度和集成度不斷提高，功耗也在持續(xù)增長。進入深亞微米或納米工藝后，功耗已經(jīng)成為繼速度、面積之后的又一關鍵問題。因此，通過有效的技術降低集成電路的功耗具有非常重要的意義。
　　 在對CMOS電路的功耗分析中發(fā)現(xiàn)，減

2、少電路內部的節(jié)點數(shù)以及所有節(jié)點的開關活動將能有效的降低電路功耗。在數(shù)字系統(tǒng)中，時鐘是跳變最頻繁的信號，其每個周期要跳變兩次，而且需要驅動大量的負載，因而消耗了系統(tǒng)中很大比例的功耗。針對時鐘系統(tǒng)的低功耗設計，首先，本文提出了時鐘邊沿控制技術，通過恰當?shù)姆椒ǚ怄i冗余時鐘邊沿的觸發(fā)，減少電路內部冗余的翻轉行為，同時可以簡化電路結構。與原有的門控時鐘技術相比，本文提出的時鐘邊沿控制技術可以一次只封鎖一個時鐘邊沿的觸發(fā)，其應用范圍更廣。而門控時鐘

3、技術只適用于單邊沿觸發(fā)器，是一種特殊的時鐘邊沿控制技術。其次，本文提出了基于靈活封鎖的門控時鐘技術，綜合考慮門控技術在系統(tǒng)功耗上的成本和收益，不封鎖控制成本過高的冗余時鐘，在很多情況下能夠得到比傳統(tǒng)門控時鐘技術更優(yōu)化的低功耗設計。同時，為了一次只封鎖一個時鐘邊沿的觸發(fā)，需要設計新型的觸發(fā)器結構。本文設計了時鐘邊沿可控的雙邊沿主從型觸發(fā)器，并提出了隔態(tài)封鎖技術，首次完成了對雙邊沿主從型觸發(fā)器中所有冗余時鐘信號的封鎖，有效降低了電路功耗。最

4、后，本文進一步設計了時鐘邊沿可控的單邊沿脈沖式觸發(fā)器和時鐘邊沿可控的雙邊沿脈沖式觸發(fā)器，通過抑制冗余窄脈沖信號的產(chǎn)生，有效減少觸發(fā)器內部節(jié)點的冗余跳變，大幅度降低了電路的功耗。
　　 設計實例表明，文本提出的時鐘邊沿控制技術能夠有效消除時序電路中冗余的時鐘信號，顯著降低電路系統(tǒng)的功耗，具有先進性和實用性。所設計的各種低功耗觸發(fā)器均采用HSPICE進行了模擬和驗證，均具有正確的邏輯功能和良好的瞬態(tài)特性。與相關文獻中的電路相比，本文