基于集成門控單元的門控時鐘技術及SDRAM功耗模型研究.pdf

1、近年來，隨著SoC概念的普及，各種移動消費品處理器普遍呈現高度整合的趨勢，越來越多的功能被集成到同一塊芯片上；而且為了滿足數據處理速度的要求，芯片的時鐘頻率也在不斷提高，兩方面因素導致了處理器功耗的不斷上升。對于手持設備來說，功耗增大意味著電池單次充電工作時間的縮短，甚至導致產品可靠性下降。因此功耗問題已經成為當今SoC芯片設計的巨大挑戰(zhàn)。 國家專用集成電路系統(tǒng)工程技術研究中心設計的32位嵌入式處理器Garfield為個人信息終

2、端應用處理器，基于ARM7TDMI內核設計，具有MP3解碼功能，內嵌LCD控制器、USB1.1Device及多媒體卡接口等外圍設備，論文工作主要圍繞Garfield芯片的低功耗設計展開。 論文研究內容包括三部分，第一部分通過對常用低功耗技術的分析，選擇門控時鐘技術作為論文研究的重點。數字SoC設計中常采用大量寄存器，寄存器和時鐘網絡的功耗占很大比例。普通設計中即使寄存器值不變其時鐘分支仍不斷翻轉，造成功耗的浪費，采用門控時鐘技術

3、能夠有效抑制時鐘網絡的冗余翻轉。第二部分為門控時鐘技術具體實現，論文首先采用PowerCompiler工具進行了自動門控時鐘優(yōu)化，然而工具優(yōu)化使用分立門控單元，其中Latch和與門相對位置的不確定使得兩者時鐘輸入偏差難以控制(使時鐘信號出現毛刺)，同時這種不確定性也使得時鐘網絡復雜度大大提高，影響時鐘樹綜合的質量，因而給設計的時序收斂帶來很大挑戰(zhàn)。為此論文提出了采用集成門控單元的思想，并完成了該標準單元的設計和建模，實驗證明使用集成單元