基于40nmCMOS工藝的12bit300MS-s采樣保持電路研究.pdf

1、隨著計算機和移動通信的迅猛發(fā)展，系統(tǒng)對高速高精度ADC的需求越來越多，ADC正向高速、高精度和低功耗的方向發(fā)展。流水線 ADC能夠在相對較低的功耗情況下，實現高采樣頻率和高精度，因此，流水線ADC成為現在研究的熱門方向。在流水線 ADC結構中，采樣保持電路（sample/hold，S/H）往往作為模擬前端電路，因此，S/H電路的精度和速度就限制了ADC所能實現的精度和速度。所以為了實現高速高精度ADC，我們就必須研究高速高精度S/H電路

2、。
　　本文從S/H電路理論、S/H電路結構、S/H電路誤差源、S/H電路建立模型、高性能采樣開關及高速高增益運算放大器等方面探討和研究了相關理論和電路實現，最后基于40nm CMOS工藝設計了12bit300MS/s的采樣保持電路。
　　主要成果和結論包括：
　　1.本論文系統(tǒng)性地對比了不同S/H結構的優(yōu)點和缺點。在保證12bit精度和300MS/s采樣頻率的情況下，為了降低功耗，選擇電容翻轉型S/H電路作為最終使用

3、的結構。
　　2.本論文分析了S/H電路采樣相的誤差源和減小誤差的常見方法。而采樣開關是最重要的誤差源。于是重點分析了高性能采樣開關結構，最后設計了一種適合于本次應用的高速高精度柵壓自舉開關。
　　3.本論文詳細地研究了S/H電路建立過程以及它和運算放大器的關系。基于推導出的運放指標要求，選擇使用增益自舉運放作為本次采樣的運放結構，并利用不同耐壓MOS管混用的方式實現性能最優(yōu)化。
　　4.本論文基于上述理論研究和實現考