采樣保持電路設計研究.pdf

1、隨著高清視頻，以太網(wǎng)領域等高速信號處理應用的迅速發(fā)展，采樣保持電路的作用越來越重要，系統(tǒng)對高速高性能的采樣保持電路(sample/hold或SH)的需求日益強烈。而隨著CMOS工藝水平的提高，由于電源電壓和MOS管溝道長度的減小，為采樣保持電路的設計不斷提出復雜的課題。 傳統(tǒng)的采樣保持電路每個時鐘周期需復位一次，因此在高速采樣系統(tǒng)中對運算放大器的增益，帶寬及擺率的要求較高，導致運算放大器的面積和功耗很大，甚至占整個芯片功率消耗的

2、主要部分。 本文在參考國內外現(xiàn)有設計的基礎上，結合實際情況，改進了運算放大器非理想因素對全差分采樣保持電路性能的影響。該方案的主要改進為：在系統(tǒng)采樣輸入信號期間，將SH的輸出保持為上一周期的輸出而不是復位。對改進方案系統(tǒng)及電路模塊建立了等效電路模型，根據(jù)等效模型推導出開關電容系統(tǒng)傳輸函數(shù)，噪聲傳輸函數(shù)。并用MATLAB對電路模型進行了仿真。分析了開關對SH的影響，運算放大器的增益對SH輸出誤差的影響，以及運算放大器的帶寬和擺率對

3、SH建立時間和建立精度的影響。采用開關電容共模反饋電路來穩(wěn)定全差分運算放大器的輸出共模電平，在系統(tǒng)的關鍵信號通路應用電壓自舉模擬開關代替?zhèn)鹘y(tǒng)CMOS開關，降低SH的非線性。 本課題完成了SH及各個電路模塊的設計。詳細介紹了模擬集成電路的版圖設計的相關技術，并利用上華CMOS0.6um工藝設計了SH的版圖。 文章給出了SH及各個電路模塊的驗證測試方法。應用Cadence Spectre完成仿真，在采樣率為10MHz的情況下