數(shù)字信號處理器中的乘加器設(shè)計(jì)及其低功耗優(yōu)化.pdf

1、在數(shù)字信號處理器(DSP)設(shè)計(jì)中,乘加操作是DSP的關(guān)鍵部分,乘加器決定時鐘周期且占據(jù)相當(dāng)大的芯片面積,單位時間內(nèi)能夠完成乘加操作的數(shù)量是衡量DSP芯片性能的一個重要指標(biāo)。本文的工作內(nèi)容是基于數(shù)字信號處理器的乘加器的優(yōu)化設(shè)計(jì),首先在分析傳統(tǒng)修正Booth編解碼實(shí)現(xiàn)電路的基礎(chǔ)上,提出一種新的低功耗編解碼電路實(shí)現(xiàn)方案,設(shè)計(jì)具有較小開銷的壓縮樹形,完成了17位帶符號二進(jìn)制數(shù)相乘的壓縮過程。對于壓縮完成后最終雙輸入的累加過程,設(shè)計(jì)采用平方根分組

2、進(jìn)位結(jié)構(gòu)的混合加法器實(shí)現(xiàn)。最后提出一種有效的結(jié)構(gòu)實(shí)現(xiàn)通用信號數(shù)字處理其所需的分?jǐn)?shù)模式、零檢測、飽和溢出控制、舍入操作等異常處理功能,提高判斷效率。和傳統(tǒng)的Booth編碼性能比較,這種有限符號擴(kuò)展結(jié)合乘加操作一步進(jìn)行與混合加法器的結(jié)構(gòu)在速度方面最快能提高20％,硬件資源最多能減少37%。該乘法器在一個時鐘周期內(nèi)可以完成17位有符號二進(jìn)制數(shù)乘法運(yùn)算和乘加運(yùn)算,頻率可達(dá)90MHz以上。在乘加器設(shè)計(jì)完成后使用了W.C.的改進(jìn)Booth編碼電路、