VHDL高級(jí)綜合系統(tǒng)中組合邏輯綜合的研究與實(shí)現(xiàn).pdf

1、隨著電子計(jì)算機(jī)及其相關(guān)技術(shù)的發(fā)展，計(jì)算機(jī)輔助設(shè)計(jì)(CAD)和電子設(shè)計(jì)自動(dòng)化(EDA)正在全世界范圍內(nèi)興起。高級(jí)綜合是在邏輯綜合的基礎(chǔ)上發(fā)展而來(lái)的，它從高層次的行為描述開(kāi)始，自動(dòng)綜合出低層次的結(jié)構(gòu)描述，從而降低了設(shè)計(jì)復(fù)雜度，提高了設(shè)計(jì)效率。邏輯綜合的功能是對(duì)組合邏輯函數(shù)的描述進(jìn)行轉(zhuǎn)換和優(yōu)化，生成與邏輯功能描述等價(jià)的優(yōu)化的邏輯級(jí)純結(jié)構(gòu)描述。組合邏輯綜合是本文研究的重點(diǎn)，其中包括兩級(jí)邏輯綜合和多級(jí)邏輯綜合兩個(gè)方面。本文所完成的組合邏輯綜合的研

2、究與實(shí)現(xiàn)是控制流綜合系統(tǒng)的一個(gè)組成部分，其中包括： (1)引入并實(shí)現(xiàn)了兩級(jí)邏輯綜合的“ESPRESSO”算法，定義與系統(tǒng)相適應(yīng)的數(shù)據(jù)結(jié)構(gòu)，重新測(cè)試各種開(kāi)關(guān)條件，使之適用于系統(tǒng)的實(shí)際應(yīng)用。 (2)改進(jìn)并實(shí)現(xiàn)了新的“矩形覆蓋因式分解”算法。 (3)面向?qū)嶋H的工藝單元庫(kù)，重新定義并實(shí)現(xiàn)了因式分解中因子提取的加權(quán)方法。 (4)設(shè)計(jì)并實(shí)現(xiàn)了“多級(jí)邏輯綜合延遲均衡”算法。 (5)設(shè)計(jì)了“基于通用決定因子的BD