劃分在并行VHDL模擬中的研究與實現(xiàn).pdf_第1頁
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文檔簡介

1、模擬是使用硬件描述語言(HDL)設(shè)計數(shù)字電路中非常關(guān)鍵的一個步驟,通過軟件模擬可以實時反饋設(shè)計結(jié)果,使用戶發(fā)現(xiàn)設(shè)計中存在的問題.隨著集成電路設(shè)計的復(fù)雜程度越來越高,原有傳統(tǒng)串行模擬器在模擬效率上難以適應(yīng)規(guī)模不斷擴大的集成電路的設(shè)計要求.模擬成為大規(guī)模集成電路設(shè)計的一個瓶頸.并行模擬通過分散模擬工作量到并行機或者網(wǎng)絡(luò)的多個節(jié)點來減少模擬時間,被視為用來解決模擬速度問題的有效途徑之一.并行VHDL(Very High Speed Integ

2、rated Circuit Hardware Description Language)模擬性能受多種因素影響,其中電路劃分是直接影響并行VHDL模擬性能的主要因素.研究出一個好的劃分方案和算法是提高并行模擬系統(tǒng)的性能的必要條件.本文介紹了并行VHDL模擬的概念,并分析了劃分算法對并行VHDL模擬性能的影響以及影響劃分算法性能的幾種因素.根據(jù)上面的分析,研究已有的靜態(tài)劃分方案,針對其缺點進行了改進,提出了一種新的基于并行VHDL模擬的劃

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