實(shí)現(xiàn)vhdl有效綜合應(yīng)注意的設(shè)計(jì)事項(xiàng)(圖文)

1、實(shí)現(xiàn)實(shí)現(xiàn)VHDL有效綜合應(yīng)注意的設(shè)計(jì)事項(xiàng)有效綜合應(yīng)注意的設(shè)計(jì)事項(xiàng)(圖文圖文)1.命名約定在大多數(shù)設(shè)計(jì)中，常常會(huì)忽視建立、采用一種良好的命名約定。擁有好的命名約定就意味著設(shè)計(jì)清爽而系統(tǒng)化，對(duì)于其他設(shè)計(jì)者也具有很好的可讀性。擁有好的命名約定，設(shè)計(jì)者看到信號(hào)的名字就能夠很容易聯(lián)想出其功能。2.STD_LOGIC類型的使用建議在設(shè)計(jì)用來綜合的VHDL代碼時(shí)只使用STD_LOGIC類型（對(duì)總線采用STD_LOGIC_VECT類型）。論文發(fā)表。如果

2、只使用這一種類型，那么在將各模塊集成起來的時(shí)候就無須考慮類型轉(zhuǎn)換。3.反饋信號(hào)的使用對(duì)于打算在設(shè)計(jì)對(duì)象內(nèi)部對(duì)輸出端口進(jìn)行反饋的設(shè)計(jì)，提倡將該輸出端口定義成OUTPUT端口，并另外建立一個(gè)與此輸出端口相關(guān)聯(lián)的信號(hào)，然后用該信號(hào)在設(shè)計(jì)對(duì)象內(nèi)部實(shí)現(xiàn)反饋。不提倡將輸出端口定義為BUFFER并在內(nèi)部反饋該端口。使用BUFFER聲明會(huì)在將各個(gè)模塊集成起來的時(shí)候引起問題，這是因?yàn)榕c聲明成BUFFER的端口相連接的每一個(gè)端口都必須聲明成BUFFER端口

3、。4.完整的敏感表如果在時(shí)序進(jìn)程的敏感表中未列全信號(hào)，那么其綜合前和綜合后的仿真結(jié)果可能會(huì)不同。DesignCompiler在讀入敏感表不完整的VHDL源文件時(shí)將發(fā)出正在讀入的文件具有不完整的敏感表的警S∶INTEGER∶=0。10.函數(shù)或過程調(diào)用時(shí)盡量使用名稱關(guān)聯(lián)。因?yàn)槊Q關(guān)聯(lián)可以比位置關(guān)聯(lián)更好地防止產(chǎn)生不正確的端口連接和元件聲明也不要在同一個(gè)語句中同時(shí)使用兩種關(guān)聯(lián)。論文發(fā)表。諸如：clk_1:bufesptmap(I=clock_i

4、nclock_out)；(不正確的用法)clk_1:bufesptmap(I=clock_inO=clock_out)；(正確的用法)11.注意算術(shù)功能的設(shè)計(jì)優(yōu)化。例如下面兩條語句：Out=ABCD；Out=(AB)(CD)；第一條語句綜合后將會(huì)連續(xù)疊放3個(gè)加法器(((AB)C)D)；第二條語句(AB)和(CD)使用兩個(gè)并行的加法器，同時(shí)進(jìn)行加法運(yùn)算，再將運(yùn)算結(jié)果通過第三個(gè)加法器進(jìn)行組合。雖然使用資源數(shù)量相同，但第二條語句速度更快。以4